AMD organizuje promocję na zakup swoich produktów

1. obniżka cen? (autor: belixa | data: 23/02/11 | godz.: 15:16)
   Proponuje do 3 procesorów 4 gratis ! :P
   
   
2. Żadna rewelacja (autor: djXone | data: 23/02/11 | godz.: 15:21)
   Przeciętny Kowalski nie kupi 6 jaj bo po co mu tyle.
   
   
3. up. (autor: Krax | data: 23/02/11 | godz.: 15:25)
   wlasnie ze sie mylisz bo przecietny kowalski nie mysli kategoriami po co mi 6jaj.... bo w sumie niewiele go to interesuje... mozna go sklonic do zakupu.....marketingiem.... i pokazac mu cyfry....a 6 za cene 4(a nawet mniejsza) to dobry uklad....wszystko zalezy od reklamy..... intel tak robil jak nie mial co sprzedawac.....
   
   
4. 20f (autor: krzysiozboj | data: 23/02/11 | godz.: 16:24)
   Nas tam nie wpisali :/ 20 funciaków zwrotu to zawsze coś dla dzieciarni, zrobi się z tego jeszcze sporo szumu po forach i może się im to nawet opłacać.
   Szkoda tylko że X6 nie jest spełnieniem marzeń przeciętnego dzieciaka :D Gdyby wydajność buldozerów w grach się potwierdziła i na nie taką promocję zrobili to ... :))
   
   
5. Wtopa roku (autor: morgi | data: 23/02/11 | godz.: 16:29)
   czyli zakup mocniejszego gpu na slabe cpu, widac nie schodza fenomki i ratuja sie rabatami, powiem to co mysle, koncze waszmosciowe z fenomkami, wstydu oszczedzcie i wprowadzajcie te bzdurozery.
   
   
6. ... (autor: Aamitoza | data: 23/02/11 | godz.: 16:48)
   Mieli niby zrobić promocję na wszystkie produkty? Wybrali tylko te, które są cenowymi konkurentami dla SB - bo to przecież tylko tam intel miał wtopę, a nie we wszystkich segmentach. .
   
   
7. Nie chodzi o to aby ludzie kupowali... (autor: metacom | data: 23/02/11 | godz.: 17:06)
   ...tylko o to aby się mówiło jak najwięcej o wpadce intela...
   
   
8. @mori (autor: Arlic | data: 23/02/11 | godz.: 17:13)
   A kiedy SZROT będzie w sklepach ?
   
   
9. C7- zgadzam sie (autor: josefek | data: 23/02/11 | godz.: 17:22)
   zamiast te slabe CPU produkowac mogli w tych ich Fab w starszej technologi APU produkowac, ktorych teraz brak.....dyletanci
   
   
10. @morgi (autor: MateushGurdi | data: 23/02/11 | godz.: 17:29)
    Ale phenomy calkowiie wystarczaja do gier, oczywiscie mozna doplacic 500zl, miec mocniejszego intela i zamiast 70FPS miec 80FPS, spotykalem juz debili ktorzy twierdzili ze roznica miedzy tymi wartosciami jest zbyt duza i woleli doplacic.
    
    
11. odp. 5. (autor: SonyWali | data: 23/02/11 | godz.: 17:30)
    Człowieku...sam jesteś wtopa. Jak AMD robi promocję to ochy i achy. A już jak AMD no to... nie mogą sprzedać i muszą, wciskają syf itp. itd. Żałosne :/
    A to dokładnie o to chodzi, żeby konkurencja była. Jakby nie było konkurencji to pewnie do dziś męczylibyśmy się na "super wydajnych" kaloryferach ... czyt. Pentium4.
    
    
12. Aamitoza (autor: morgi | data: 23/02/11 | godz.: 17:40)
    Nie bardzo, po co brac procek, ktory w grach wykazuje sie czasem tak szybki jak dualcore, jeszcze zrozumialbym, gdyby zareklamowali, ze daje sie podkrecac, ale to niewiele daje w ogolnym rozrachunku wspieramy miernote albo elektrownie.
    
    
13. Dajcie juz spokój Morgiemu, (autor: Marcel | data: 23/02/11 | godz.: 17:40)
    wystarczy że AMD mu na złość robi...
    
    
14. produkt salaby to i rabaciki daja (autor: Sony Vaio | data: 23/02/11 | godz.: 17:50)
    a ludzie i tak nie chca kupowac tych pseudo prockow. W interneci zrobili szum o niby wadliwych plytach pod SB, a sprzedaz wciaz rosnie. Dobry produkt broni sie sam, amd musi pejczem sklaniac sado-maso do kupna.
    
    
15. hehe (autor: morgi | data: 23/02/11 | godz.: 17:51)
    Nawet w OGOLNYM rozrachunku i3 2100 jest na rowni z fenomkami quad, a wiec w wiekszosci przypadkow nie odczujemy roznicy wydajnosci tym bardziej w quasi6core, no chyba ze palimy benche calymi dniami.
    http://www.hardware.fr/...dy-bridge-dual-core.html
    
    
16. Niestety, Polski nie ma... (autor: Kenjiro | data: 23/02/11 | godz.: 18:23)
    Wieś, kiła i syf. Trzeba by kupować z Pixmanii (strach, że będą problemy z naprawą gwarancyjną) lub z innych sklepów za morzami i lasami. Szkoda.
    
    
17. @Wedelek - news niby o AMD.... niby.... (autor: Grave | data: 23/02/11 | godz.: 18:26)
    "O problemach Intela z chipsetami dla procesorów Sandy Bridge i korzyściach z tego płynących dla AMD już was kilkukrotnie informowaliśmy."
    
    Cóż z tego że informowaliśmy kilkakrotnie... ... przecież można o tym poinformować JESZCZE RAZ... a za tydzień JESZCZE RAZ.... a w następnym tygodniu JESZCZE RAZ i tak dalej....
    
    
18. Btw. jak Intel obniżył niedawno ceny swoich "quadów" poprzedniej generacji (autor: Grave | data: 23/02/11 | godz.: 18:28)
    to w komentarzach można było przeczytać że Intel może obawiać się buldozera albo wręcz się go boi i dlatego tnie ceny.
    
    Ale jak AMD pare tygodni potem robi promocję to.... nie, niczego się nie boi tylko "wykorzystuje potknięcie Intela".
    
    Tiaaaaa......
    
    
19. @grave (autor: popierdulka1234 | data: 23/02/11 | godz.: 18:37)
    tylko :)
    
    
20. i bardzo dobrze (autor: Qjanusz | data: 23/02/11 | godz.: 18:44)
    o jajogłowych nieudacznikach trzeba tłuc aż do bólu.
    Logo intel znaczy tyle co marketing. Technologicznie popełniają przedszkolne błędy. Trzeba pisać o tym, przypominać opinii i podtrzymywać jak ogień w jaskini.
    
    AMD oferuje sumarycznie o wiele lepsze rozwiązania technologicznie i czas zacząć o tym przekonywać okoliczną klientelę. A że robi to pod szyldem marketingu, to tylko brawa dla nich!
    
    Dzieci mają w dupie różnice w budowie i wydajności rdzenia AMD i intel. W rzeczywistości tego nie odczują.
    Ale jak im podać że sześć czegoś można dostać w cenie czterech, to na umysły przeważającej większości ludzi to będzie działało jak wyprzedaże noworoczne. OKAZJA!!!
    
    I tak to ma działać!
    
    Swoją drogą, to zadziwiające jak AMD odzyskało sprawność kalkulacji na runku, jak tylko pozbyło się dwóch patałachów z zarządu. Przypominam, aktualnie żadnego CEO jeszcze nie ma w kadrach.
    
    Zadziwiające raczej nie jest, że cała szopka odbywa się kosztem i na specjalne życzenie SZROK -Makerów :D
    
    
21. @Morgi... (autor: Kenjiro | data: 23/02/11 | godz.: 18:44)
    Drogi kolego, może ustosunkuj się do opłacalności zakupu (tabela opłacalności):
    http://www.cpubenchmark.net/high_end_cpus.html
    Powyżej 35 punktów (perf/price) nie ma żadnego Intela. Oczywiście, Intel może sobie dzierżyć koronę wydajności, ale dla kupującego najczęściej ważniejsze jest właśnie perf/price, a tutaj jednoznacznie AMD jest królem.
    
    
22. @Grave (autor: Marek1981 | data: 23/02/11 | godz.: 18:51)
    Coraz bardziej wpasowujesz się do naszych trolli morgopodobnych.
    Przecież jak ruszyły dostawy nowej rewizji chipsetów też pisał.
    Qwa kiedy admini zrobią tutaj porządek.
    
    
23. Kenjiro (autor: morgi | data: 23/02/11 | godz.: 18:52)
    Taka lipe mozesz sobie zapodawac w budce z piwem badz tureckim targu, nie kupuje sie i nie mierzy sprzetu do jednego bencha, minimum do jednego zestawienia zastosowan, np. go gier i tu zonk 6core nic nie daje, a slabe 6core szlus do kosza z tym.
    http://ht4u.net/...ockel_1155_quadcore/index55.php
    
    
24. Qjanusz - sprawdź lepiej sam co osiągnąłeś (o ile w ogóle coś) zanim zacznieć (autor: Grave | data: 23/02/11 | godz.: 18:57)
    coś pisać o "nieudacznikach". Rzeczywiście nieudczanictwo jak cholera - kilkakrotna przewaga w udziałach (circa 3 krotna w desktopach, ok 10 krotna w mobile i serwerach) względem AMD, do tego gigantyczna wręcz różnica w zyskach.
    
    Ale tak.... "niebiescy nieudacznicy"
    
    "AMD oferuje sumarycznie o wiele lepsze rozwiązania technologicznie"
    
    CPU mają gorsze niezależnie z czym w pakiecie te CPU sprzedadzą. IGP aktualnie mają gorsze od Intela, natomiast zewnętrzne GPU bardzo dobre - ale tu nie ma z czym porównywać od Intela, bo Intel dedykowanych GPU nie robi - to jest firma PRZEDE WSZYSTKIM OD CPU i to robi najlepiej.
    
    Najlepsze połączenie aktualnie to CPU Intela i GPU AMD, a że nie od jednej firmy wszystko? Nie musi być, ma być dobre, a nie z jednym logo.
    
    
25. Marek1981 - Wedelek piszę o tym po parę razy w tygodniu (autor: Grave | data: 23/02/11 | godz.: 18:59)
    i to nie tylko w newsach o Intelu ale także w newsach od AMD. Żaden inny serwis nie wałkuje tego tematu z taką konsekwencją. Ale tutaj to mnie nie dziwi.....
    
    
26. Grave - moim osiągiem jest zwrócenie uwagi (autor: Qjanusz | data: 23/02/11 | godz.: 19:06)
    na głupoty pisane przez takich trolii jak Ty i obnażanie waszych marketingowych wypowiedzi z płatnego chyba bełkotu.
    
    Wasze wypowiedzi to jak gówno na patyku, opisane przez Was jako lody waniliowe. Prawdziwy jest tylko plastikowy patyczek. Reszta to ściema i gra na emocje.
    
    
27. Qjanusz - najwieksze durnoty piszesz Ty sam tylko tego nie widzisz (autor: Grave | data: 23/02/11 | godz.: 19:09)
    mam przypomnieć "świecące czoło", "paulla Otelliniego Zapowiadającego", "niebieskiego dymacza" i inne bzdety które produkujesz na kilogramy??
    
    
28. @Grave (autor: Qjanusz | data: 23/02/11 | godz.: 19:15)
    skupiasz się na narzędziach.
    Powinieneś być zorientowany na "towar" wytworzony za pomocą narzędzi.
    
    
29. @Grave,Qjanusz (autor: Marek1981 | data: 23/02/11 | godz.: 19:36)
    Obaj przeginacie tylko w inną stronę.
    Według mnie może sobie pisać, większe zastrzeżenia mam dla adminów co tolerują hołotę, żal mi tego czytać czasami.
    
    
30. @Marek1981 (autor: Qjanusz | data: 23/02/11 | godz.: 19:44)
    jedni potrafią się tylko przyglądać, ale są też tacy, którzy mają odwagę też i wpływać.
    
    
31. @25 (autor: popierdulka1234 | data: 23/02/11 | godz.: 19:46)
    proste nie prostuj nie będzie pisał bo nikt nie będzie mu wtórował, mi już dawno się znudziło odpisywać na błąd chipsetu teraz mam inną zajawkę :)
    
    
32. Grave (autor: morgi | data: 23/02/11 | godz.: 20:05)
    Ja chetnie odejde, jesli padnie deklaracja ze strony fanow, ze nigdy wiecej nie padnie epitet i personalny atak, ktory kryje ich prawdziwe intencje. Wielu juz zrezygnowalo z tego, ale ciagle sa nowi-starzy, czyli poklosie tego typu akcji, a bardzo ciekawy jestem statystyk obrazliwych slow tyczacych sie userow w porownaniu do moich ocen w wiekszosci bezosobowych i rzeczowych, jesli kogos osobiscie tu zelzylem to przepraszam, bo nie zasluzyl, cos o tym wiem.
    
    
33. @up (autor: Qjanusz | data: 23/02/11 | godz.: 20:15)
    mam propozycję - wypad obaj.
    
    Nagle okaże się że spam odreagowujący odpadnie jak ręką odjął.
    
    Tyle w temacie prawdziwych intencji prowokadczyków...
    
    
34. hehe (autor: Aamitoza | data: 23/02/11 | godz.: 20:37)
    Morgi jako główny wieloletni prowokator umywa ręce.
    
    Zauważ, że może nie obrażasz nikogo, ale wciskasz się ze swoimi "mądrościami" do każdego newsa o AMD, intelu, nvidia ... czy TSMC, tylko po to, żeby pocisnąć po AMD lub firmach powiązanych z AMD (takich jak GF) - jednak większość Twoich komentarzy nagina rzeczywistość do granic możliwości. Mam propozycję - Ty przestaniesz się wciskać z tymi mądrościami, a na pewno spadnie ilość jak to określasz "fanów" i wszelkiego rodzaju ataków personalnych. Nie ma co ukrywać, ale Od dawien dawna jesteś zapalnikiem wszelkich dyskusji... no a potem takie marginesy jak emu czy SV, ale to już niestety bezklasowce, które nie potrafią prowokować w taki sposób jak Ty - często pokrętnie zahaczający o jakiś krótki kawałek wypowiedzi lub prawie wcale do niego nie nawiązujący - ale obowiązkowo cisnący po AMD ;).
    
    Założę się, że gdyby nie było "zapalnika", to komentarze Qjanusza były by dużo bardziej wygładzone, a on sam też nie szukał by (często dosyć na siłę) okazji by pocisnąć dla równowagi po intelu, a użytkownicy z jakimiś wyrobionymi preferencjami co do marki, zapewne też wypowiadali by się zdecydowanie mniej chamsko ;)
    
    Pamiętam, jak kiedys komentarze Grave'a na różnych serwisach były całkiem wyważone i sensowne, a teraz działa to tak - Morgi (zapalnik) -> Qjanusz (reakcja) -> Grave (kontra)... a potem krok 2 i 3 naprzemiennie z dozą coraz ostrzejszego języka aż news osiągnie 100 komentarzy :D.
    
    
35. ... (autor: Aamitoza | data: 23/02/11 | godz.: 20:44)
    A jak już jesteśmy przy AMD - zdjęcie modułu bulldozera w trochę większym formacie.
    
    http://img638.imageshack.us/...38/864/98746539.jpg
    
    Wygląda całkiem sensownie. W końcu wiadomo co oznaczało te 12% - jak widać chodziło o rdzeń + cacheL2, bo w przypadku samego modułu jest to bardziej 20%. Jeżeli doda te obiecywane 80%, to wyjście sensowne, ale jeżeli będa to poniżej 50%, to nie wiem czy nie lepiej było dodać drugi rdzeń, który dawał by +100% i dodatkowo mieli byśmy 8x FPU.
    
    
36. @morgi (autor: Conan Barbarian | data: 23/02/11 | godz.: 21:18)
    Zostań! Nie możesz odejść.
    Jesteś najlepszy misiaczek Intela.
    
    
37. @Conan Barbarian (autor: Qjanusz | data: 23/02/11 | godz.: 21:22)
    najlepsi też muszą kiedyś odejść.
    
    Czas najwyższy na emeryturę, albo rentę jakąś przynajmniej.
    
    
38. C24 - dokladnie, Genau,esattamente,pravno,praecis, itd (autor: josefek | data: 23/02/11 | godz.: 22:18)
    wszystko tutaj.....nic dodac nic nie ujac...
    
    
39. @Amitoza @34 (autor: Arlic | data: 23/02/11 | godz.: 22:31)
    Dokładnie!
    
    
40. @35 (autor: Arlic | data: 23/02/11 | godz.: 22:37)
    Raczej to przemyśleli przez te 6-5 lat przy projektowaniu bulldozera, czy dać lepiej 2 rdzenie, czy 1 rdzeń+kastrat bez własnego FPU i dekodera.
    
    Ciekawie będzie, bo dawno architektury nie zmieniał nikt tak mocno, jak pamiętam to SB wywodzi się z core i7, core i7 z C2D?, C2D z Pentium III i II, a Pentium III i II z pentium pro ?
    
    
41. @up jak SB wywodzi się z Core i7 to równie dobrze Bulldozer wywodzi się z Deneba (autor: Grave | data: 23/02/11 | godz.: 22:49)
    w X86 już nie ma nic co dałoby się wymyśleć "z niczego". Ale też stopień zmian nie świadczy jeszcze sam w sobie o wydajności.
    
    Ale zgodzę się z tym że powinno być ciekawie przynajmniej w desktopach, bo w notebookach AMD się okopało w low-endzie....
    
    
42. Arlic (autor: Aamitoza | data: 23/02/11 | godz.: 22:53)
    No to jest w przypadku AMD pierwsza duża zmiana od czasów K7. bo K8 opierał się w sporym stopniu na K7, a K10 opierał się na K8 (coś jak u intela Pentium III -> Core2 -> Core i7.) Z drugiej storny u intela właśnie P4 miał być tą całkiem nową architekturą/koncepcją - miejmy nadzieję, że bulldozer jednak wypali w przeciwieństwie do niego ;)
    
    
43. Grave (autor: Aamitoza | data: 23/02/11 | godz.: 23:01)
    Jednak nie potrzebny Ci Qjanusz do smęcenia.
    
    SB jest podrasowanym i7 z przebudowanym frontendem i podrasowanym FPU - coś jak K7 -> K8. Bulldozer wiele wspólnego z K10 nie ma - zupełnie inne podejście do budowy jednostek wykonawczych - o ile w K7/K8/K10 były 3 jednostki kompleksowe INT ALU/AGU, to tutaj masz najzwyczajniej w świecie 4 jednostki dedykowane 2ALU/2AGU, kompletnie nowy dekoder, inne podejście do ilości i podziału pamięci L1 (przypomnę, że K7/8/10 miały ciągle taki sam, podobnie wszystkie Core).
    
    
44. @Aamitoza (autor: Qjanusz | data: 23/02/11 | godz.: 23:02)
    W zasadzie Pentium 4 był rewolucją.
    Do szczęścia zabrakło mniejszego procesu produkcyjnego CPU i tanich RamBusów, które w mocniejszej odmianie dawały w kość DDRom.
    
    Ale niestety para przyjaciół od siedmiu boleści (RamBus & Intel) chciała się zbyt szybko nachapać, nie doceniając jednocześnie AMD, który stawiając na tanie DDR rozpirzył drobny mak cwany plan przechwycenia całego rynku RAM do piecyków na własność.
    
    
45. Qjanusz (autor: Aamitoza | data: 23/02/11 | godz.: 23:09)
    P4 był sensowny do czasów prescotta.
    
    W ogóle prescott miał chyba więcej zmian w budowie względem northwooda niż SB względem bloomfielda ;) Szkoda tylko, że w większości przypadków nie dało to wzrostu wydajności takiego jak procentowy wzrost ilości tranzystorów. Jednak dostosowywanie procesora na siłe do 64bit jak i przebudowa całego FPU i wydłużanie potoku były złym podejściem :)
    
    
46. Napisałbym coś,ale specom od marketingu nie będę ułatwiał po raz kolejny... (autor: SebaSTS | data: 23/02/11 | godz.: 23:16)
    ... roboty :-)
    |_|
    
    
47. @Aamitoza (autor: Qjanusz | data: 23/02/11 | godz.: 23:20)
    Podejście może nie najfartowniejsze, ale pamiętaj że czasu absolutnie już nie mieli.
    Zostali przyparci do ściany, a IA64 się nie sprawdzał.
    
    
48. qjanusz (autor: Aamitoza | data: 23/02/11 | godz.: 23:27)
    Mogli spokojnie cisnąć northwooda w niższe procesy i to jego ulepszać - 64bity powoli spopularyzowały się dopiero wraz z premierą visty.
    
    Ewentualnie prescotta wrzucić tylko do serwerów (gdzie i tak dostawał po tyłku od opteronów, więc żadna strata:) ).
    
    no ale ta pogoń za megahercami... :D A wystarczyło doprowadzić northwooda do 4Ghz dorzucić mu troche cacheL2 i mogli by jakoś konkurować z A64.
    
    
49. Aamitoza (autor: Gigant | data: 23/02/11 | godz.: 23:32)
    Przydała by się lepsza rozdzielczość zdjęcia bo nic nie widać i elementy są zamazane.
    
    Ten dual core moduł jest strasznie duży. Razem z 2MB Cache L2 ma 30.9mm2.
    Toż to więcej niż 2 rdzenie Phenoma II. A miało być jedynie 12%.
    
    
50. @ 44 (autor: Sandacz | data: 23/02/11 | godz.: 23:33)
    Największa rewolucją w x86 poza nią samą, to było AMD K5 i AMD64 i tylko AMD mogło odważyć się na te kroki bo intel po prostu nigdy nie miał takich jaj żeby aż tak zaszaleć.
    
    
51. @ 45 (autor: Sandacz | data: 23/02/11 | godz.: 23:36)
    Pamiętajmy że pierwsze oblicze P4 nazywało się Willamette i było przyczyną mocnej konsternacji większości fanów rewolucji P4...
    
    
52. Gigant (autor: Aamitoza | data: 23/02/11 | godz.: 23:41)
    Bo jest 12%, ale z całego modułu z L2, a jeżeli sam moduł brać pod uwage (te 19mm2), to 2 rdzeń zajmuje około 20%.
    
    A co do wielkości - 1 rdzeń llano (K10) ma 100mm2 bez L2, więc 2 rdzenie będa podobnej wielkości do modułu bulldozera, do tego każdy rdzeń będzie miał swój cacheL2 wielkości 1MB, więc można stwierdzić, ze 2 rdzenie llano z L2 = moduł bulldozera.
    
    Ciekawe tylko jak z wydajnością - w aplikacjach gdzie będzie liczyć się siła watku bulldozer bedzie zapewne mocniejszy, a jak to będzie wyglądało przy obciążeniu wszystkich 8 rdzeni? czy takie 8 rdzeni K10 dogoniło by bulldozera? :)
    
    
53. Sandacz (autor: Aamitoza | data: 23/02/11 | godz.: 23:44)
    Z powodu niskich zegarów (mimo wszystko P4 musza być wyżej taktowane od PIII athlona XP) i rambusa ;D Pierwsze wcielenie było średnio udane, ale northwood był chyba najciekawszą twarzą P4.
    
    
54. hehe (autor: Gigant | data: 23/02/11 | godz.: 23:49)
    tutaj kolejne zdjęcie:
    http://www.computerbase.de/bildstrecke/33300/2/
    
    Moduł ma 8 dekoderów po 4 na każdy rdzeń?
    4 dekodery
    
    
55. @50 (autor: krzysiozboj | data: 23/02/11 | godz.: 23:49)
    raczej N5x86 (sam to miałem), pierwszy RISCowiec w roli x86, K5 i chyba K6 to pochodna N6x86.
    
    
56. @55 (autor: Sandacz | data: 23/02/11 | godz.: 23:56)
    Zapoznaj się dobrze dlaczego K5 było rewolucją i dlaczego właśnie nie wszystkie aplikacje chciały z nim działać...
    
    
57. Sandacz - tyle, że owe X86 jest przecież Intela..... (autor: Grave | data: 24/02/11 | godz.: 00:05)
    Aamitoza - Core2 był rewolucją po Netburscie, a że Intel nie wziął go znikąd to inna sprawa.
    
    A Sandy Bridge poza tym co wymieniłeś otrzymał także nowy system predykcji rozgałęzień oraz pamięć cache L3 taktowaną takim samym zegarem co rdzenie procesora.
    
    W sumie ilość zmian można porównać do tych jakie Intel wprowadził w przejściu z Core2 na Nehalema. Ale jak spojrzymy na Core2 i na Sandy Bridge to wtedy widać, że przez te 2 etapy wydajność sumarycznie poszła mocno w górę.
    
    Sandy Bridge wprowadza kolejny skok wydajności podobnie jak Nehalem, ALE w stylu podobnym co Core2 - a więc ten skok wydajnosci łączy się także ze spadkiem zapotrzebowania na energię i wzrostem efektywności architektury. A te cechy z kolei sprawiają że Sandy Bridge będzie ciężkim przeciwnikiem do pokonania dla AMD zwłaszcza w notebookach.....
    
    Ale jak mówiłem czasami drobna zmiana może wiele dać, a wiele zmian nie dać nic. AMD w przejściu z K7 na K8 poszerzyło rejestry dołożyło IMC i.... na tym główne zmiany się kończą.
    
    A owe 64bity nadal przydają się przede wszystkim ze względu na obługę 4GB pamięci.
    
    Po ponad 5 latach od wprowadzenia owej "64 bit rewolucji" nadal mamy 32bit Windowsa, 32bit Office'a, i ogromną ilość 32bit programów jedynie z wersjami alternatywnymi 64bit.
    
    Dopiero w przypadku następnego Windowsa MS ma się skupić tylko na wersji 64bit.
    
    
58. Aamitoza (autor: Gigant | data: 24/02/11 | godz.: 00:06)
    Ale w porównaniu do dwóch rdzeni Phenoma II w 32nm to ten moduł jest większy. A AMD się chwaliło, że drugi core to tylko 12% powierzchnie zwiększa. A gówno! Powierznia jest zwiększona 2x.
    
    
59. Goigant (autor: Aamitoza | data: 24/02/11 | godz.: 00:14)
    Nie jest większy. Jest porównywalny. rdzeń K10 to 9,69mm2 o ile pamiętam, a ten moduł bulldozera ma niecałe 19mm2.
    
    Przecież AMD nie zrobiło K10 + 12%, tylko zupełnie nowy rdzeń i mówili, że te +12% to względem pojedynczego rdzenia w nowej architekturze. Gdyby brać pod uwagę 1 rdzeń, to taki układ miał by około 14mm2. Więc o blisko połowę więcej od K10. W końcu poprawili wydajność wątku nowa architekturą, jak i dali podwójne FPU.
    
    
60. Aamitoza (autor: Gigant | data: 24/02/11 | godz.: 00:27)
    Moduł BD ma 20mm2 więc jest ponad 2x większy od rdzenia Llano który ma 9.7mm2.
    
    A AMD się chwaliło, że dodanie drugiego integer core to jedyne 12%. A tu się okazuje, że to BD jest rozmiarów jak 2 rdzenie Llano.
    
    
61. Aamitoza (autor: Gigant | data: 24/02/11 | godz.: 00:41)
    Llano core w 32nm = 9.7mm2
    BD moduł w 32nm = 20mm2
    
    No i zobacz 9.7+12%=10.8mm2. Toż to BD jest nie 12% większy a aż 2x! Gdzie te przechwalane 12%? U Intela HT to rzeczywiście jedynie 5% zwiększyło powierzchnie rdzenia a u AMD to ja widze, że dodanie drugiego rdznia zwiększyło powierzchnie aż ponad dwu krotnie.
    
    
62. boże, zdecydowanie jesteś nierozumny. (autor: Aamitoza | data: 24/02/11 | godz.: 00:43)
    BD wg chip architecta ma nie 20mm2, a 18mm2, a cały moduł z L2 30,9mm2. Sam moduł bez 1 rdzenia miał by ciut ponad 14mm2, więc 4 mm2 mniej niż kompletny 2 rdzeniowy moduł. A teraz magia 4/30.9=... 12,9%!
    
    Po prostu potwierdza się to o czym AMD mówiło, tylko, że wtedy nie było jasne czy chodzi o całość z L2, czy tylko moduł. Teraz wiemy jak to liczyli. A 2 rdzeń w module samym stanowi 22% całości.
    
    Od dawna było wiadomo, że bulldozer będzie zbliżonych rozmiarów 2 rdzeniowego llano, czy też sandy bridge mistrzu. Tylko zauważ, że gdyby nie drugi rdzeń w module, to wtedy taki 2 rdzeniowy normalny układ miał by nie 30,9mm2, tylko 28mm2(2x14mm2)+cacheL2, więc w sumie 40mm2. Jak widać zaoszczędzili 25% miejsca - oczywiście tylko w takim wypadku, że wtedy taki 14mm2 rdzeń dostał by tylko 1MB L2.
    
    
63. ... (autor: Aamitoza | data: 24/02/11 | godz.: 00:47)
    Nie wiem czemu dalej uparcie twierdzisz, że te 12% miało się tyczyć K10. AMD nigdzie tego nie podawało - wręcz przeciwnie pisali o jednordzeniowym module bulldozera. Który to jest oczywiście większy od llano chyba z wiadomych przyczyn.
    
    
64. . (autor: Atom | data: 24/02/11 | godz.: 00:58)
    .
    
    
65. @Piotruś (autor: Arlic | data: 24/02/11 | godz.: 01:03)
    Zostały ci tylko 2 godzinny życia.
    
    
66. @Arlic (autor: Atom | data: 24/02/11 | godz.: 01:07)
    groźby są karalne, również w Internecie.
    
    
67. Emu (autor: Aamitoza | data: 24/02/11 | godz.: 01:09)
    Podobnie recydywa. Który to już ban? ;)
    
    
68. . (autor: Atom | data: 24/02/11 | godz.: 01:18)
    .
    
    
69. ... (autor: Aamitoza | data: 24/02/11 | godz.: 01:31)
    Żadnego - podobnie jak Arlic który pisał o tym kiedy zniknie Twoje kolejne konto. A jeżeli wk***ianie ludzi uznamy za przestępstwo, to powinieneś dostać dożywocie.
    
    
70. . (autor: Atom | data: 24/02/11 | godz.: 01:37)
    .
    
    
71. ... (autor: Aamitoza | data: 24/02/11 | godz.: 01:44)
    Jakie fakty? Poza raz na jakiś czas poparciu się testami, które owszem pokazują prawdę, tylko jest ona bardzo opacznie interpretowana przez Twoją osobę - gdy mowa o inteli zakładasz niebieskie szkła w których optycznie wykresiki zmieniają się na korzyść intela (chociaż jeżeli o SB chodzi, to rzeczywiście mocny procesor i phenomy nie mają startu)... a jak chodzi o testy kart graficznych, to zakładasz zielone okularki i wykresy znowu się zmieniają, potem dochodzą "physics cores" :D i inne niestworzone rzeczy ;) Najlepiej czytać wnioski recenzentów - tak liczba mnoga, bo jeden recenzent i jedna recenzja nie pokazują wszystkiego, dopiero biorąc pod uwagę kilka recenzji można snuć jakiekolwiek wnioski.
    
    
72. @56 (autor: krzysiozboj | data: 24/02/11 | godz.: 09:04)
    No nie wiem co masz na myśli z tym K5. Jeśli to że był to RISC tłumaczący rozkazy na x86 to ja napiszę Tobie podobnie jeszcze raz - poczytaj co to było - N5x86 i N6x86, także na bazie czego zostały zrobione CPU które podajesz jako rewolucyjne.
    
    
73. @23 Morgi (autor: Kenjiro | data: 24/02/11 | godz.: 09:18)
    Znów nie odniosłeś się do ceny. Przytoczony link nadal wskazuje to, co napisałem, że Intel jest najwydajniejszy. Nadal jednak po podstawieniu cen do tabelki wychodzi, że najbardziej opłaca się jakiś niski Athlon x3. Ot co. Do tego się ustosunkuj, a nie znów walisz ściemę.
    
    
74. @72 (autor: cana | data: 24/02/11 | godz.: 09:56)
    a nie czasem do k6 był potomkiem nexgenów?
    
    
75. Kenjiro (autor: morgi | data: 24/02/11 | godz.: 10:05)
    Jak chcesz do ceny to ok. 700-800 pln dla fenomka quasi6core, 700-800 dla Core i5, ktore jest rowne lub wydajniejsze, widze tu konsekwencje i dobre pozycjonowanie. Dla Core i7 nie ma i nigdy nie bylo rywala, wiec musi byc drozsze.
    
    
76. Aamitoza (autor: morgi | data: 24/02/11 | godz.: 10:34)
    Nie obronisz ich 50% wiecej powierzchni, bez podania wydajnosci, a gdzie upakowanie tranzystorow 110M wyllano i 213M bzdurozer i oni zaoszczedzili miejsca, a budzet tranzystorowy rozrosl sie prawie 2x. Duzo miejsca zajmuje im tlumaczenie trikow energetycznych, ciekawe jak beda powstrzymywac te rdzenie przed full load, tlumaczac, ze half load to najwlasciwsze tryb i co dalej z turbo, czy bedzie to dzialalo...
    
    
77. @74 (autor: krzysiozboj | data: 24/02/11 | godz.: 10:57)
    Jak ja lubię czytanie ze zrozumieniem :/
    A pokaż mi miejsce gdzie ja napisałem że nexegen był potomkiem K6, bo zdaje się że to chcesz mi wcisnąć.
    Zobacz też post 55.
    
    ps
    co by o morgim nie powiedzieć to zrozumieniem tego co czyta i pisze bije sporą część tego forum :/
    
    
78. @77 (autor: cana | data: 24/02/11 | godz.: 11:39)
    k5 to całkowicie autorski pomysł AMD a k6 bazuje na nexgenach...
    BTW przyganiał kocioł garnkowi a sam smoli :P
    
    
79. a wracając do K5 (autor: cana | data: 24/02/11 | godz.: 11:49)
    to na k5 alles działało, gorzej było z produktami nexgena ( szczególnie na wersjach bez koprocesora)
    
    
80. @75 (autor: Arlic | data: 24/02/11 | godz.: 11:51)
    T1090 i T1055 jest na poziomie core i7 920 lub lepiej :)
    
    
81. @Arlic (autor: Promilus | data: 24/02/11 | godz.: 11:59)
    W aplikacjach typu Cinebench - możliwe. W tych 2-4 wątkowych już nie. Prawdę mówiąc wydajnościowym odpowiednikiem dla typowego kowalskiego jest i5 750, hmm. Nie, to nie są proce dla typowych użyszkodników. Ja bym wziął do liczenia projektów WCG bo jednak co 6 jajek to nie 4+ht, ale... co poza tym?
    
    
82. Arlic (autor: morgi | data: 24/02/11 | godz.: 12:10)
    Taaa w papierkach minimalnych, jest swiat bajek, wydajnosc musza podniesc, wycofac fenomki, bo sa za wolne per core, pef thread, per chip i bzdurozer musi wykazac sie wieksza wydajnosc w kazdym przypadku, co oni dobrze wiedza, a narazie reklamuja go jako multithread taniej na powierzchnie i watty, z czym trudno sie nie zgodzic, bo 32 nm cos musi wniesc. hiehie.
    
    
83. @70 - niestety sporo w tym racji (autor: Grave | data: 24/02/11 | godz.: 12:39)
    taki Qujanusz z Arlikiem na kilogramy produkują niemerytoryczne posty ("jak tam budowa ołtarzyka dla Intela" i inne takie), non stop jakieś tandetne prowokacje piszą i ogólnie robią śmietnik z jakiejkolwiek dyskusji (Arlicowi wszystko się z Intelem kojarzy nawet news o sieciach komputerowych i wyczerpywaniu się puli adresów....).
    
    A Ty masz pecha bo jesteś po niewłaściwej stronie.
    
    Do pozostałych a propos emu: spokojnie mogę znaleźć bardzo dużo jego postów które są ZGODNE Z RZECZYWISTOŚCIĄ i merytoryczne, i naprzeciw temu postawić również bardzo dużo przykładów postów Qjanusza i Arlica które są jednym wielkim niemerytorycznym śmietnikiem.
    
    
    A tutaj wszystkie posty są zapisywane więc mozna spokojnie znaleźć
    
    Jeżeli moderzy byliby obiektywni i oceniali merytoryczną wartość postów a nie tylko to kto jaką firmę woli czy jakie produkty to Qjanusz powinien stąd już dawno polecieć, a nie emu. Ale stało się inaczej, bo portal jest pro AMD. Sorry, ale to widać na kilometr, a wałkowanie po 100x wpadki Intela z chipsetami nawet w newsie o AMD tego przykładem (jednym z wielu).
    
    
84. @78,79 (autor: krzysiozboj | data: 24/02/11 | godz.: 12:46)
    no K5 może z rozpędu w poście55 wsadziłem niemniej nie smolę aż tak mocno :))
    Nie wiem tylko co Sandacz miał na myśli mówiac o rewolucyjności K5. Bo ani nie był to pierwszy RISC udający x86 ani pierwszy (bynajmniej K5 z niczym w tej materii nie zrywało w tamtym czasie) CPU zrywający zgodność podstawki z Intelem, jedno i drugie zrobił wcześniej Nexgen.
    
    
85. @pseudointeligent morgi (autor: rookie | data: 24/02/11 | godz.: 13:32)
    Poczytaj sobie trochę o architekturze (jeśli w ogóle znasz techniczny angielski) a dopiero później komentuj i to nie tymi swoimi farmazonami tylko jakoś po ludzku. Rozwiązania techiczne AMD w Bulldozerze są przełomowe: http://www.pcper.com/...&type=expert&pid=1
    Czekamy jeszcze tydzień. Po intelu pozostanie tylko historia (może zakończy się tak jak z Cyrixem).
    
    
86. @rookie (autor: Promilus | data: 24/02/11 | godz.: 13:53)
    Art do którego się odwołujesz jest niepełny. Np. autor zastanawia się nad dekoderem rozkazów czy jest podobny jak w Core 2 (czyli 3x małe x86 w 1mikroops i 1x complex gdzie uops jest więcej) gdy oficjalne slajdy AMD przedstawiają dekoder zdolny wyprowadzić 4x (1-2MacroOps) gdzie bardzo złożone rozkazy CISC mają specjalny tryb wykonania (u intela chyba zresztą też... vector path czy coś?). Przełomu tutaj żadnego nie ma, co najwyżej świeże spojrzenie na multi-threading gdzie drugi wątek zawsze będzie mieć określoną ilość zasobów, co oznacza że wielowątkowe dobrze zoptymalizowane aplikacje nadal będą na drugim logicznym rdzeniu zyskiwać sporo gdy u intela wcale. Nie wierzę by Orochi miało teraz na rynku porządnie namieszać - za mało pałera na pojedynczym rdzeniu. Wielowątkowość dopiero raczkuje, jasne, pojawiają się aplikacje dobrze się skalujące z ilością rdzeni, ale nadal większość skaluje się znacznie lepiej z wydajnością pojedynczego rdzenia. I tutaj Intel ewidentnie prowadzi.
    
    
87. @rookie (autor: pomidor | data: 24/02/11 | godz.: 14:24)
    Im więcej danych o Bulldozer wychodzi, tym coraz lepiej widać że nic tam ciekawego i przełomowego nie ma.
    http://blogs.amd.com/...d-at-isscc-whats-in-a-box/
    Tutaj piszą że AMD do tworzenia wybrało metodę 'standard cells' zamiast 'full custom', co odzwierciedla zapał konstruktorów. Porównywanie BLDZ z SB, to tak jakby porównywać konstrukcję porsche z konstrukcją trabanta. W porsche jest wszystko dopieszczone pod kątem szybkości i doskonałości, zaś trabant to prymityw szybko przygotowany z tego co jest pod ręką. Takie też będą różnice w wydajności.
    
    
88. @tomato (autor: Promilus | data: 24/02/11 | godz.: 14:41)
    Początek ciekawego artu dla mniej kumatych
    "Full-custom design is considered superior to standard-cell design when a high-performance circuit is requested. The structured routing of critical wires is considered to be the most important contributor to this performance gap. However, this is only true for bitsliced designs, such as ripple-carry adders, but not for designs with inter-bitslice interconnections spanning several bitslices, such as tree adders and reduction-tree multipliers. It is found that standard-cell design techniques scale better with the data width than full-custom bitsliced layouts for designs dominated by inter-bitslice interconnections."
    
    
89. @Promilus (autor: cana | data: 24/02/11 | godz.: 15:18)
    czas na coup de grace :)
    
    
90. @Promilus (autor: pomidor | data: 24/02/11 | godz.: 15:20)
    Więc twierdzisz że BLDZ jest 'dominated by inter-bitslice interconnections'. To też wyczytałeś w jakimś ciekawym artykule ? Podaj linka, chętnie poczytam.
    
    
91. Bulldozer (autor: PCCPU | data: 24/02/11 | godz.: 15:21)
    Moduł Bulldozer ma 4 dekodery, czyli tyle samo co Syandy Bridge. Co prawda dekodery AMD są teoretycznie wydajniejsze co nie zawsze musi się przekładać w praktyce. Biorąc pod uwagę benchmark "PassMark - CPU Mark" i zakładając że jest bliski prawdy wychodzi na to że jeden klaster INT Bulldozera przy zbliżonym do rdzenia SB(Brak HT) taktowaniu jest wydajniejszy o jakięś 30%, natomiast Moduł(2 klastry INT) jest wydajniejszy od rdzenia SB(z HT) o jakieś 80%. Oczywiście wziąłem pod uwagę iż HT Intela podnosi o jakieś 30% wydajnoś a dwa klastry INT w Module BD względem jednego klastra INT o 80%. Jeśli te dane w przybliżeniu są prawdziwe to było by na prawdę ciekawie. Według tego co można znaleźć na blogs.amd.com wychodzi iż przewidywania na różnych portalach dotyczące słabej wydajności pojedynczego wątku modułu Bulldozera są błędne i różnica względem K10 jest znacznie większa.
    Dodam także że FPU w module ma przewage nad FPU w Sandy Bridge. SB ma FPU 256 bit(AVX) i potrafi wykonać tylko 1 operacje 128Bit w obecnym oprogramowaniu podczas gdy moduł Bulldożera 256Bit(AVX) lub 2x 128Bit obecnie. Ale slajdy slajdami i papier papierem poczekamy i zobaczymy co z tego wyjdzie :-)
    
    
92. proste (autor: kosa23 | data: 24/02/11 | godz.: 15:26)
    to co ich(przecier i mongoł) najbardziej boli- przekręcają fakty.
    
    
93. @pomidołek (autor: Promilus | data: 24/02/11 | godz.: 16:07)
    Pisałem gdzieś że tak twierdzę? Kolejny nawiedzony z bujną wyobraźnią się znalazł.
    Zanim zaczniesz osądzać projektantów AMD może poczekaj z rewelacjami na oficjalną premierę, a nie pierdol bzdur kierując się informacją o wybranej technice modelowania logiki w ASIC, co?
    
    
94. Aamitoza (autor: Gigant | data: 24/02/11 | godz.: 16:12)
    AMD się chwaliło, że ich nowy sposób na multhreading aka CMT zwiększa wielkość rdzenia jedynie o 12% dając ponad 80% powera. A tu gówno bo potrzebowali aż 2x większej powierzchni od Llano/K8 aby zrobić moduł BD.
    
    Zauważ, że aby puścić dwa wątki to cała architektura BD musiała zostać powiększona.
    Żeby ten drugi integer core działał to BD front musiał zostać powiększony jak i FPU zostało podwojone.
    
    Zatem przystosowanie BD to obsługi dwóch wątków powiększyło rozmiary aż 2x! Cudów nie ma jak to chwalili, że to tylko 12% czy nawet gdziesz słyszałem, że to tylko 5%.
    
    
95. @Gigant (autor: Promilus | data: 24/02/11 | godz.: 16:33)
    A gdzie pisali, że w porównaniu do K8? No właśnie, nigdzie...Widać też, że 1 moduł (czyli z L2) poprzez wprowadzenie drugiego rdzenia stałoliczbowego NIE jest 2x większy jak to się starasz wmówić. Jest tylko trochę większy niż gdyby był 1 rdzeń. Pomijając L2 nadal nie ma 2 krotnego wzrostu powierzchni przy wprowadzeniu drugiego rdzenia stałoliczbowego więc nie pierdziel głupot.
    
    
96. ... (autor: konkurs | data: 24/02/11 | godz.: 16:40)
    Kiedy ostatnio Intel wypuścił coś rewolucyjnego w CPU? Nie licząc x86 i SSE dziesiątki lat temu? AMD ostatnio i kontroler pamięci i 64bity "wymyśliło", więc jakoś bardziej skłaniam się do stworzenia innowacyjnego CPU od AMD niż od Intela.
    
    Niestety dla mnie jest niewyobrażalne, że tak istotne patenty jak x86 nadal obowiązują, zamiast po załóżmy 10 latach wygasnąć czy coś.
    
    
97. Promilus (autor: Gigant | data: 24/02/11 | godz.: 16:50)
    No jak nie ma 2x zwiększenia?
    
    Llano core ~9.7mm2
    BD module ~19mm2
    
    Jak byk powierzchnia skoczyła 2x a nawet więcej bo to Llano core a Phenom II w 32nm by miał z <9.7mm2
    
    
    AMD porównywało do K8. Bo do czego mieli porównywać wtedy kiedy jeszcze nie było BD?
    
    
98. @Gigant (autor: pomidor | data: 24/02/11 | godz.: 17:26)
    Gdybyś z modułu BLDZ usunął jeden rdzeń. to jego powierzchnia maleje o 12%. I tyle !!!
    
    
99. pomidor (autor: Gigant | data: 24/02/11 | godz.: 17:45)
    No jak porównasz to do samego BD i z 2MB cache L2 to tyle wyjdzie ale ja tu mówie o porównaniu Phenom II core w 32nm vs BD moduł w 32nm.
    
    
100. @Gigant (autor: pomidor | data: 24/02/11 | godz.: 18:04)
     Jak można porównywać BLDZ i PHII lub Liano ? To są różne procesory z różnej wielkości rdzeniami, i próba dodawania rdzeni z dwóch różnych CPU jest bez sensu.
     
     
101. pomidor (autor: Gigant | data: 24/02/11 | godz.: 18:27)
     A co za sens jest porównywać o ile się zwiększyła powierzchnia BD do samego BD?
     
     AMD porównywało swoją technologię multithreadingu CMT jako lepszy sposób niż konkurencyjne HT Intela.
     
     Mówili, że CMT zwiększa jedynie trochę powierzchnię rdzenia (5-12%) a daje wydajność dual core co jest bzdurą bo BD moduł jest ponad 2x większy od Phenoma II.
     
     Phenom II core w 32nm ~9mm2
     BD moduł w 32nm ~20mm2
     
     AMD potrzebowało ponad 2x większej powierzchni aby zaimplementować technologię CMT a nie 5% jak to się chwalili, że to cudowny sposób na zwiększanie wydajności kosztem nikłego zwiększenia rozmiarów.
     
     
102. kosa23 (autor: morgi | data: 24/02/11 | godz.: 18:28)
     Co ciebie boli, lekarz nie postawi diagnozy co boli bez lokalizacji, no chyba ze egzystencja boli, to trzeba wyslac za kraty albo w kamasze na reset czy przeszkolenie.
     gigant
     Oni zmniejszaja nie rdzenie, ale role cpu, chca go skurczyc maksymalnie i wewalic padlo gpu, ktore tylko szarpie pradownica.
     
     
103. morgi (autor: Gigant | data: 24/02/11 | godz.: 18:41)
     prawdziwe padło to masz GPU w SB. Intel na siłe wciska ludziom te dziadostwo nawet jak tego nie chcą kupić to muszą. A statystyki lecą za freeko.
     
     Intel powiedział, że SB to takie nasze Fusion. Chyba marna kopia prawdziwego Fusion jakim jest APU.
     
     
104. Gigant dostał świra (autor: Arlic | data: 24/02/11 | godz.: 19:32)
     Pomijać że BD ma 4 drożny dekoder, 2x więcej FPU niż phenom, Dużo, Dużo więcej cachu L2 niż phenom.
     
     BD nic nie ma związanego z phenomem, to całkiem inna architektura, to nie jest dostosowanie do multi-threading, bo nie znasz koncepcji pierwszego bulldozera, który wyglądał tak jak mówisz i tak jak się kłóciliście..., ale jednak AMD zdecydowało ze to rozwiązanie co teraz jest lepsze.
     
     
105. @Gigant (autor: Promilus | data: 24/02/11 | godz.: 19:37)
     Tyle, że Phenom II nie miał 2x128bit FPU, 4 kanałowego dekodera x86 czy też 2ALU+2AGU więc co ty chcesz do jasnej cholery porównywać? To tak jakby porównywać Tukwile do P4 Prescott! Bezsens i tyle.
     HT to też nie i7 kontra core 2 duo tylko i7 z HT kontra ILE MIAŁOBY i7 BEZ HT. Więc daruj sobie dziwne porównania.
     AMD CMT to 2 rdzenie INT czyli przy module rzędu 30mm2 to jakieś 18mm2 (za Amitozą). Bez drugiego rdzenia INT oszczędzasz z 4mm2 więc nie byłoby 30mm2 a 26mm2. Gdzie ty widzisz 2x większą powierzchnię do CMT to nie wiem. A to, że sama architektura Bulldozera (a nie CMT samo w sobie) powoduje zwiększenie powierzchni względem K8 czy STARS to już jest całkiem inna sprawa.
     
     
106. Promilus (autor: Gigant | data: 24/02/11 | godz.: 21:01)
     Nie rżnij głupa. Chce porównać, że rdzeń Phenoma II jest ponad 2x mniejszy od modułu BD. Zaimplementowanie technologii CMT pociąga za sobą właśnie takie podwojenie FPU czy dodanie 4 dekoderu. Zatem AMD magicznie nie zwiększyło powierzchni o jedyne 5% bo całościowo to ten moduł jest ponad 2x większy.
     
     
107. @Gigant (autor: Promilus | data: 24/02/11 | godz.: 21:07)
     Myśl, człowieku, myśl. Co jest jeśli masz jednowątkową aplikację z fpu i simd? Co? Ten drugi FMAC leży odłogiem? Nie kutwa. CMT nie ma w tym momencie nic do rzeczy! Nie było by drugiego rdzenia INT, były by 2x128bit FMAC i nadal by to działało, i nadal by to zajmowało więcej miejsca niż K8. Nadal byłby 4 drożny dekoder x86! Sama implementacja CMT w Bulldozer to właśnie rzeczone kilkanaście procent więcej miejsca w module. Tyle. Reszta rozwiązań OBOK CMT jak własnie dedykowane 2AGU obok 2ALU, 4 drożny dekoder, jednostki FMAC przystosowane do FMA właśnie i łączenia w 256bit do AVX (co swoją logikę też potrzebuje) swoje miejsce zajmuje więc nie pierdol, że to przez CMT BD jest 2x większy od K8, bo to bzdura!
     
     
108. Promilus (autor: Gigant | data: 24/02/11 | godz.: 21:27)
     Sam sobie myśl.... Ja tu nie jestem od myślenia a jedynie przedstawiam fakty.
     
     BD moduł ~20mm2
     PII core ~9mm2
     
     Sprawa jest jasna. Zaimplementowanie technologii CMT zwiększyło rozmiary BD aż o 2x. Gdzie jest te reklamowane 5%? Że to niby jak hyperthreading u Intela co nic nie zwiększa a daje darmowego 30% speeda.
     
     BD jest właśnie przez CMT 2x większy bo jakbyś wywalił integer core, fpu, dekoder etc to byś zobaczył, że mam racje.
     
     
109. @Gigant (autor: Promilus | data: 24/02/11 | godz.: 21:38)
     " Zaimplementowanie technologii CMT zwiększyło rozmiary BD aż o 2x"
     Nic nie przedstawiasz bo nie porównujesz K8+CMT vs K8 a BD+CMT vs K8/STARS czyli jabłka i pomarańcze.
     "BD jest właśnie przez CMT 2x większy bo jakbyś wywalił integer core, fpu, dekoder etc to byś zobaczył, że mam racje"
     Nie bądź śmieszny. Rozumiem, że wg ciebie gdyby moduł = rdzeń to czterodrożny dekoder byłby niepotrzebny, a do AVX wystarczyłby jeden 128 bitowy FPU. Opanuj się człowieku i przyjmij do wiadomości, że mieszasz pojęcia.
     
     
110. Gigant (autor: Arlic | data: 24/02/11 | godz.: 21:42)
     Nie masz żadnego pojęcia i nie jesteś zorientowany, na dodatek Emu coś kręcisz.
     
     
111. Promilus (autor: Gigant | data: 24/02/11 | godz.: 21:47)
     Porównuje starą technologię PII do nowej BD i wychodzi to co widać. BD moduł jest ponad 2x większy od rdzenia PII. AMD myślało, że nabierze głupią chołotę w te tricki o 5% wzroście ale nie ze mną te numery.
     
     4 dekodery sa niepotrzebne do jednego integer core bo przeciętne IPC programów x86 to 1. Dwa dekodery to już jest za dużo a co dopiero 4.
     
     
112. @Gigant mądzejszy od AMD (autor: Arlic | data: 24/02/11 | godz.: 21:48)
     Wyślij list do AMD, na pewno pomoże im...
     
     
113. @Gigant (autor: Promilus | data: 24/02/11 | godz.: 21:58)
     " Dwa dekodery to już jest za dużo a co dopiero 4"
     Tak tak, a co powiesz na 3+1complex z mikrofuzją pozwalające na wykonywanie jak dobrze idzie 5 rozkazów x86 w core2 wzwyż? Nie bądź trąba, najpierw się zorientuj, a potem pisz. IPC rzędu 1 to miały może Pentium MMX!
     
     
114. Arlic (autor: Gigant | data: 24/02/11 | godz.: 22:11)
     Gadałem o tym na forum z nijakim Johnem Fruehem odnośnie tej całej szopki bo to od niego to wyszło, że BD CMT to jedyne 5% to go wyśmiałem, że to taki leszcz jest.
     
     CMT zwiększa powierzchnie 2x bo niemal wszystko trzeba zdublować. Dekodery, cache L1, L2, shedulery, FPU, dispatch, bufory etc. To nie jest tak, że tylko dodajesz integer core i już. Cały front end, backend trzeba do multithreadingu przystosować.
     
     
115. Szkoda gadać (autor: Arlic | data: 24/02/11 | godz.: 22:27)
     Jak z Piotrusiem.
     
     
116. @mongoł (autor: kosa23 | data: 24/02/11 | godz.: 22:30)
     Jeżeli jest pacjent w traumie, to tylko pozostaje diagnoza na podstawie obserwacji jak również po wypowiedzi pacjenta. Śmie twierdzić mongole, że masz problem z osobowością, jak również z pewnością siebie. Z resztą wynika, to z problemów osobowościowych, to też może sugerować, że u pacjenta występuję objaw rozdwojenia jaźni. Taki delikwent może być bardzo niebezpieczny dla samego otoczenia jak również dla innych osób. Po stepowanie wobec niego powinno być prowadzone w jeden sposób, na pewno darmozjada nie będę wysyłał do wiezienia, lecz go puszcze wolno z poobcinanymi kończynami;), żeby nie robił innym krzywdy, jak również został wykastrowany;), żeby się nie rozmnażało takie barachło...
     
     PS. polski polaku z polskim nazwiskiem naucz się polska jezyka, bo byc bardzo trudna;)
     
     
117. *** (autor: kosa23 | data: 24/02/11 | godz.: 22:32)
     "samego otoczenia" powinno być- samego siebie
     
     
118. @Gigant (autor: Promilus | data: 25/02/11 | godz.: 08:26)
     Oj kłamczuszku, kłamczuszku.
     "to go wyśmiałem, że to taki leszcz jest"
     Na TYM forum udowodniłem to samo Tobie wiele razy.
     "bo niemal wszystko trzeba zdublować"
     B.Z.D.U.R.A
     http://www.realworldtech.com/...2610181333&p=1
     Masz, jasno czarno na białym opisane. Cały front end i back end jest współdzielony, a nie powielony. fetch&decode, dispatch, cache write coalescent, L1I, L2 czy wreszcie te FPU są WSPÓŁDZIELONE w obrębie modułu. Wszystkie bufory po drodze tak samo. Wiem, że teraz ci się coś w główce pomieszało i próbujesz na siłę udowodnić swój punkt widzenia, tyle że nie ma on poparcia w faktach. A fakty są takie - czterodrożny dekoder nie jest czterodrożny ze względu na zastosowanie CMT. Podwójny 128bit FMAC nie jest podwójny ze względu na CMT. L1I nie jest taki duży ze względu na CMT. Po prostu w przeciwieństwie do HT intela gdzie współdzielony jest cały execution pipeline (by zwiększyć efektywność jego użycia) u AMD są dedykowane rdzenie stałoliczbowe dla poszczególnych wątków. Oznacza to tylko tyle, że jest więcej zasobów dla pojedynczego wątku, chociaż nie będzie to oznaczało bardziej efektywnego wykorzystania. Za to cały dekoder i fpu są współdzielone i przy wielowątkowym przetwarzaniu będą pracować na wyższych obrotach czyli będą efektywniej wykorzystywane. I nie, nie potrzebuję twojej zgody z tym co napisałem. Inteligentni już wiedzą kto tu pisze bajki. Ale śmiało, może niektórzy lubią poczytać coś do snu ;)
     
     
119. Gigant (autor: Aamitoza | data: 25/02/11 | godz.: 11:28)
     AMD podało, że CMT w module zwiększa powierzchnię układu o 12%. I tak rzeczywiście jest, bo drugi INT core zajmuje właśnie 12% powierzchnii całego modułu. Gdyby go nie było, miał byś jednordzeniowy moduł o powierzchnii 14mm2, który był by szybszy od rdzenia phenoma II. CMT dodaje te 4mm2 w efekcie czego dostajemy (wg AMD) +80% wydajności. A skoro moduł bulldozera jest (załóżmy) ogólnie 25% szybszy w przypadku pojedynczego wątku, to mamy 1,25 + 80% z 1,25 = 2,25. Więc 1 moduł bulldozera w aplikacjach wielowątkowych wypadał by 25% szybciej od 2 rdzeni phenoma II i 25% szybciej przy aplikacjach wielowątkowych. - wszystko oczywiście zalezy od tego o le bulldozer będzie szybszy zegar w zegar od phenoma, jak i od tego czy CMT w rzeczywistości doda 80%.
     
     A te 5% to wzrost powierzchni całego UKŁADU złożonego z 4 modułów, kontrolera, L3. Co by się zgadzało - cały układ - 320mm2, 4mm*4=16mm2... 5% z 320mm2 = ... 16mm2. To chyba tyle jeżeli chodzi o wyjaśnienia.
     
     Twoje porównanie jest zupełnie bez sensu - zestawiać ze sobą dość archaiczną wariację na temat 8letniego K8 z zupełnie nowym projektem. AMD cały czas naciskało na to, że kosztem tych 12% powierzchni mają 80% wzrostu wydajności... więc niby czemu porównywać to do phenoma, skoro mowa o wzroście wydajności względem tego samego układu mniejszego o ten jeden rdzeń INT?
     
     Aby operacja którą wykonało AMD była nieopłacalna rdzeń bulldozera musiałby być co najwyżej tak szybki jak phenom, lub CMT musiało by dawać średnio poniżej 50%, a nie jak zapowiadają - 80%.
     
     
120. kosa23 (autor: morgi | data: 25/02/11 | godz.: 11:32)
     Napisz gdzie cie boli, bo nie moge znalezc w tym belkocie tej informacji.
     
     
121. ... (autor: Aamitoza | data: 25/02/11 | godz.: 11:36)
     poprawka:
     " Więc 1 moduł bulldozera w aplikacjach wielowątkowych wypadał by 25% szybciej od 2 rdzeni phenoma II "
     
     miało być 12,5%.
     
     Poza tym z zapowiedzi wynika, że 8modułowy bulldozer bedzie 50% szybszy od 6cio rdzeniowego phenoma, więc AMD przyspieszyło 1 wątek + przy takiej samej powierzchni dodatkowo delikatnie poprawiła wydajność wielowątkową. Gdyby chcieli poprawić wydajność jednowątkową stosując 8 pełnych rdzeni, to wtedy każda para rdzeni byłą by 25% większa od modułu (i to przy założeniu, że każdy rdzeń miałby tylko 1MB L2 (w przypadku bulldozera dla pojedynczego wątku mimo wszystko układ ma dostęp do całych 2MB L2).
     
     
122. Aamitoza (autor: morgi | data: 25/02/11 | godz.: 11:38)
     Bzdury minimalnych, z tymi procentami to jest nie do udowodnienia dopoki nie wyciaknie prawdziwy skan z lokalizacja blokow, a 50% wieksza powierzchnia modulu wzgledem k10 niby jak wyllano to ~17,7 mmsq. a bzdurozer 30,9 mmsq., zaczyna sie z tranzystorami, bo tu juz jest 2x tyle, czyli mamy powazne zagrozenie dla tdp, trzeba szukac info dot. taktowan i napiec, ale to pewnie na koncu, zeby nie okazalo sie, ze wyjdzie syndrom fenomka@65 nm, szybszy od Core 2 ale przy 2 GHz jakie osiagal bez problemu ;).
     btw. czy to prawda, ze minimalni pokazali wyllano@1,8Ghz, niezly speeeeed.
     
     
123. @morgi (autor: Promilus | data: 25/02/11 | godz.: 11:52)
     To polski portal więc może zacznij po polsku pisać. Chyba, że to trzeba do wigilii czekać żebyś przemówił "ludzkim głosem", heh.
     
     
124. @Prawdziwa tępota (autor: Arlic | data: 25/02/11 | godz.: 11:56)
     tylko u mongoła.
     
     
125. @Gigant (autor: PCCPU | data: 25/02/11 | godz.: 15:05)
     Co za dyrdymały. To co w mediach piszą że drugi rdzeń INT w module jest większy o 12% to duże uproszczenie a poniekąd wprowadzanie w błąd, bo wielu rozumuje to w ten sposób że jeden Core INT w module ma 100% to drugi powinien mieć 12% powierzchni tego pierwszego :-D Tu chodzi o koncepcje, bo gdyby rdzeń Bulldozer(obecnie moduł) w uproszczeniu miał jeden blok INT(4ALU, 3 lub 4AGU i Cache L1D) miał by wielkość 100%(ok. 109 Milionów tranzystorów) podczas gdy obecna koncepcja Modułu(rdzeń z rozdzielonym blokiem INT na 2 klastry INT) (2x(2ALU, 2AGU i Cache L1D)) zajmuje 112%(ok. 124 Miliony tranzystorów) względem tej pierwszej koncepcji a nie w porównaniu z rdzeniami Llano czy innym K8. Jeżeli ktoś jeszcze nie zrozumiał to ja już nie wiem jak to tłumaczyć :-/ Wracając do Llano to jeden rdzeń(bez cache L2) ma 35 milionów tranzystorów a Moduł Buldożera(bez cache L2) ma około 124 miliony tranzystorów więc jakim cudem Moduł jest dwukrotnie większy od rdzenia Lliano? Bo ja widzę że jest ok 3,5 razy większy J A nie czasami GF ma różne wersje 32nm i Bullozer ma być wytwarzany w innej wersji 32nm niż Llano? Powierzchnia to nie wszystko, przynajmniej w odniesieniu do ilości tranzystorów J
     Moduł BD to, to samo co rdzeń SB czy Deneb tyle że o odmiennej koncepcji architektury niż CPU które do tej pory powstały. Moduł ma dwa Core INT(klastry INT) a nie rdzenie takie jak Phenom. System zapewne nie będzie widział Modułów a bloki stałoprzecinkowe(klastry INT) jako Core. Np. w CPU-Z ilość Modułów będzie można poznać także po ilości Cache L1I(4x 64KB) a ilość klastrów INT(marketingowe Core) po ilości Cache L1D(8x 16KB).
     Wracając do tych 12%, to dla tego pisałem że Moduł nie jest żadnym Dual-Core w rozumowaniu Core jak w Sandy Bridge czy Phenom ponieważ gdyby Moduł miał ujednolicony blok INT(zamiast dwóch klastrów INT) był by mniejszy tylko o 12%(ok. 15 Milionów tranzystorów) i wtedy nie byłby to Moduł a Rdzeń. Te 12% to dodatkowe 15 Milionów tranzystorów do obu klastrów INT i do wspólnego bloku układu pobierania i dekodowania instrukcji oraz przewidywania skoków i rozgałęzień modułu Bulldozer.
     Tak na marginesie min Panie Gigant zanim zaczniesz pisać głupoty, które wprowadzają w błąd innych, radze 100x się zastanowić J
     
     
126. @Gigant (autor: PCCPU | data: 25/02/11 | godz.: 15:18)
     Jeszcze jedno. Moduł Bulldozer ma dwa klastry INT(2 Core INT), pierwszy z nich daje 100% wydajności natomiast drugi klaster INT dodaje 80% wydajności do tego pierwszego a nie względem Phenoma :-) No chłopie ogarnij się trochę zanim dalej będziesz popychał te głupoty.
     
     
127. PCCPU (autor: Aamitoza | data: 25/02/11 | godz.: 15:45)
     Jednak troche namieszałeś moim zdaniem.
     
     "Te 12% to dodatkowe 15 Milionów tranzystorów do obu klastrów INT i do wspólnego bloku układu pobierania i dekodowania instrukcji oraz przewidywania skoków i rozgałęzień modułu Bulldozer. "
     
     nie o to chodzi. Chodzi o sam blok int który ma 12% powierzchni całego modułu z L2. AMD nie planowało wrzucać do środka więcej alu ani AGU niż mają obecnie bloki INT. Gdyby byli w stanie to zrobić, to wtedy nie bawili by się w to co widać (2 bloki INT), tylko zrobili jeden potężny blok INT, który zagwarantował by ogromny wzrost wydajności wątku. no bo skoro taki rdzeń (bez L2) miał by powierzchnię około 15mm2 (więc o połowę więcej niż K10) a oferował taki sam (50%) lub większy wzrost wydajności, to te 20mm2 w skali całego 4ro rdzeniowego układu było by niczym w ramach za 50% wzrostu w każdej sytuacji. Obecnie aby osiągnąć taki wzrost wydajności w wielu wątkach AMD musiało zwiększyć cały układ o 90mm2, a w aplikacjach jednowątkowych nadal wydajność jest taka jak w X4, poza tym późniejsza rozbudowa takiego układu byłą by wygodniejsza, bo układy miały by mniej wydajniejszych rdzeni zamiast większej ilości wolniejszych.
     
     Więc zdecydowanie AMD chodzi o Rdzeń który składał by się ze wszystkich jednostek współdzielonych i jednego modułu int (który to właśnie stanowi te 12% całego modułu).
     
     
128. @Amitoza (autor: Promilus | data: 25/02/11 | godz.: 15:59)
     Exactly ;) 2x128bit FPU i tak musiałoby być do AVX, 4 drożny dekoder tak samo musiał być ze względu na odmienną architekturę względem phenoma (a i tak właśnie było to wąskie gardło). Cały frontend jest tak samo dopasowany do CMT jak u intela jest do HT. Tyle, że u intela wykorzystywany jest TEN SAM element wykonawczy dla obu wątków, gdy u AMD jeden wątek leci na jednym klastrze INT, a drugi na drugim. Czyli są to w zasadzie jedyne DEDYKOWANE dla tych dwóch wątków zasoby. FPU, Cache L2, cache L1I , fetch, decode, dispatch - to jest współdzielone.
     Co do wydajności to akurat ze względu na to, że jednak dość spora ilość instrukcji operuje na adresach to Bulldozer może być w int od kilku do kilkunastu % szybszy od Phenoma.
     
     
129. @Amitoza (autor: PCCPU | data: 25/02/11 | godz.: 16:17)
     Ja myślę że to właśnie o to chodzi ponieważ AMD tworząc architekturę CMT miało na celu konkurencyjną technologie do HT Intela. AMD od lat pracowało nad koncepcją Bulldozer. Gdyby Bulldozer miał jeden blok INT nie miał by konkurencyjnej technologii a o to właśnie im chodziło. Pierwsze plotki mówiły o rdzeniach z 4ALU/AGU i pierwszych wzmiankach o Quad-Core Bulldozer. Prawdopodobnie pierwsza koncepcja nowej architektury została anulowana. Oczywiście można spekulować ale jakiś czas temu były zapiski w kodzie jakiegoś tam programu gdzie można było odczytać iż Bulldozer ma 4FPU 4ALU i 3AGU. Wówczas krążyły spekulacje mówiące że dwa klastry INT potrafią pracować nad jednym wątkiem co się nie sprawdziło. Być może iż te wcześniejsze zapiski i spekulacje dotyczyły Bulldozera innej koncepcji. Teraz trudno powiedzieć jak jest do końca na prawdę ale myślę że czas to zweryfikuje. Może te klastry INT okazały się na tyle wydajne że po prostu AMD postanowiło z tej koncepcji skorzystać ale oczywiście mogę się mylić bo nikt nie jest nie omylny.
     
     
130. @up Edit (autor: PCCPU | data: 25/02/11 | godz.: 16:20)
     Oczywiście chodziło jeśli się nie mylę o kompilator.
     
     
131. @Amitoza (autor: PCCPU | data: 25/02/11 | godz.: 16:34)
     Zadam takie pytanie. Czy myślisz że wspólne dekodery nie potrafiły by obsłużyć więcej niż 2ALU i 2AGU?
     
     
132. Ja myśle (autor: PCCPU | data: 25/02/11 | godz.: 16:38)
     że jak najbardziej cache L1I , fetch, 4xdecode, dispatch spokojnie obsłużyło by 4ALU i 3-4AGU tyle że nie było by zapowiadanej tak szumnie odpwiedzi na HT Intela :-) Co do wydajności każdego z klastrów INT musimy poczekać.
     
     
133. Ale z was kretyni (autor: Gigant | data: 25/02/11 | godz.: 20:36)
     Jaki sens jest porównywać o ile się zwiększyła powierzchnia BD do samego BD i to jeszcze z cache L2? lol.
     
     PII core ma 9mm2 , BD moduł to 20mm2.
     Tutaj jak byk widać, że BD jest 2x większy od poprzedniej architektury. Cudów nie ma bo AMD potrzebowało aż 2x więcej tranz. i powierzchni aby zaimplementować CMT.
     Wszystko zostało jak nie zdublowane to poszerzone właśnie po to aby puścić dwa wątki.
     
     Hehe a tak to reklamowali że to nic nie zwiększa powierzchni a tu się okazało że 2 rdzenie PII można upakować w powierzchnie BD.
     
     
134. @Gigant (autor: Promilus | data: 25/02/11 | godz.: 20:57)
     "Ale z was kretyni"
     Hmm, co jak co brak sensu to mają twoje wypowiedzi, nasze są na poziomie i mają wartość merytoryczną.
     "Tutaj jak byk widać, że BD jest 2x większy od poprzedniej architektury"
     I co z tego? Ktoś gdzieś pisał, że miało być inaczej? Yyyy o_O
     "Jaki sens jest porównywać o ile się zwiększyła powierzchnia BD do samego BD"
     BD bez CMT kontra BD z CMT, ale jak widać Ty wolisz brnąć w zakłamanie i negację.
     "Cudów nie ma bo AMD potrzebowało aż 2x więcej tranz. i powierzchni aby zaimplementować CMT"
     Jak pisałem wcześniej - bzdura.
     "Wszystko zostało jak nie zdublowane to poszerzone właśnie po to aby puścić dwa wątki"
     Cały front end wymaga takiego samego nakładu pracy co HT u intela więc gdzie masz te 2x więcej tranzystorów. Sam dedykowany drugi integer cluster to rzeczone 12% więcej powierzchni modułu i 5% całego układu. Nie rozumiesz? To się nie napinaj i nie kłóć z tymi co rozumieją.
     
     
135. gigant (autor: Aamitoza | data: 25/02/11 | godz.: 21:16)
     Moduł bulldozera bez 2 bloku int był by 12% mniejszy, a cały układ o 5% mniejszy - o tym AMD mówiło i tylko o tym. Nie o jakimś phenomie czy implementacji CMT względem phenoma.
     
     
136. Nadal nierozumiecie. (autor: Gigant | data: 26/02/11 | godz.: 14:07)
     AMD chwaliło się , że ich technologia CMT to taki cud, że nic nie zwiększa powierzchnie a daje wydajność dual core. No to obaliłem ich teze bo moduł BD jest 2x większy od rdzenia PII czy też od BD bez CMT.
     
     Dosłownie wszystko zostało zdublowane i poszerzone. Cały front end: dekodery fast path, vector path, branch predictor, microcode, interfejs cache L2 , bufory, OoO engine, FPU FMAC128bit zostały zdublowane lub powiększone aby umożliwić puszczenie 2 wątków.
     
     Wniosek jest prosty. BD moduł jest 2x większy od poprzedniej architektury PII.
     Zaimplementowanie CMT zwiększyło powierzchnie, aż 2x a nie 5%!
     
     
137. @Gigant (autor: Promilus | data: 26/02/11 | godz.: 15:30)
     "Nadal nierozumieci"
     Nie, tylko ty nie rozumiesz, ale się już przyzwyczailiśmy ;)
     "AMD chwaliło się(...) "
     Źródło, albo daruj sobie dalsze pisanie bzdur.
     "Dosłownie wszystko zostało zdublowane i poszerzone(...)"
     Blablabla, blablablabla
     Może zatrzymam się na tym fragmencie... dlaczego uważasz, że CMT wymaga poszerzenia wszystkiego, a HT nie? Bzdury piszesz bez uzasadnienia. Przejrzyj wreszcie na oczy! O przepraszam, czyżby po drugiej stronie był sławetny (niesławny) jabu-expert?:> Albo inny fanatyk dla którego czarne jest białe, a białe jest czarne.
     "Wniosek jest prosty"
     Oczywiście. Wniosek jest taki że musisz zacząć zakuwać jeśli chcesz skończyć gimnazjum.
     
     
138. @up (autor: Promilus | data: 26/02/11 | godz.: 16:07)
     Zanim raczysz zacząć bluzgać przejrzyj i poczytaj (ze zrozumieniem, może Chrome ci przetłumaczy w miarę dobrze)
     http://techreport.com/articles.x/19514/1
     bah...
     A teraz forum
     http://www.amdzone.com/...mp;t=137878&start=50
     ciach.
     Przejrzyj uważnie to zobaczysz to co Ja, PCCPU czy Amitoza próbujemy twojej zakutej pałce włożyć do głowy. Każdy z dyskutantów tam dokładnie wie co z tymi procentami jest i jakbyś raczył nas wysłuchać to też byś wiedział a nie snuł teorie spiskowe. Wystarczy mieć pełniejszy obraz, który mam nadzieję da ci art z pierwszego linka.
     
     
139. Promilus (autor: Gigant | data: 26/02/11 | godz.: 17:59)
     A co tu jest do czytania? Chyba widze jak jest. BD jest 2x większy od PII i basta. Nie kłóć się ze mną bo widać, że próbujesz wszystko zrobić aby zaprzeczyć mi a dobrze wiesz, że mam racje.
     
     
140. @Gigant (autor: Promilus | data: 26/02/11 | godz.: 18:31)
     No to chyba nie widzisz do czego referuje AMD. Art wyraźnie pokazuje całą koncepcję stojącą za CMT w Bulldozer. Mogli dać moduł z kompletnymi 2 rdzeniami gdzie każdy ma 2FMAC i 1 klaster z 2ALU i 2AGU. Ale okazało się, że można przy znacznym oszczędzeniu powierzchni bo zamiast 2x full core w module 2x integer cluster, a cała reszta zasobów współdzielona. I tak CMT oznacza 112% powierzchni modułu w sytuacji gdyby był jeden rdzeń (czyli z 30% mniej niż gdyby w module były 2 pełne rdzenie) oraz 180% jednego rdzenia w wielowątkowej aplikacji czyli tylko troszkę mniej niż byłoby z wydajności dwóch pełnych rdzeni. Zatem jest większa wydajność na mm2 niż gdyby zastosować 2 pełne rdzenie z pierwszego slajdu w artykule z techreport. A co ma do tego Phenom II? Nic. Nikt oprócz ciebie do niego nic nie porównywał i nic nie obiecał.
     
     
141. @up (autor: Promilus | data: 26/02/11 | godz.: 18:49)
     Już chyba wiem o co chodzi. Przyjąłeś że AMD zamierzało zrobić układ zaledwie 12% większy od Phenoma jednocześnie niemal 2x wydajniejszy. No to byłaby rewolucja, ale niestety nie ma tak różowo. Twoje założenie mogło być błędne przez błędnie tłumaczone newsy, trudno powiedzieć. Natomiast AMD cały czas odwoływało się do powierzchni i wydajności MODUŁU dwurdzeniowego (wyposażonego w 2 klastry INT) kontra jeden pełny rdzeń bez CMT (czyli taki z tylko jednym klastrem INT). Gdyby miało być pełne CMT w dosłownym znaczeniu WSZYSTKIE zasoby musiałyby być dedykowane konkretnym wątkom. W HT WSZYSTKIE zasoby są współdzielone. Rozwiązanie AMD jest pewną wariacją obu w/w. Są zarówno dedykowane zasoby z tych najczęściej wykorzystywanych (czyli klaster INT jako, że większość skompilowanego kodu wykorzystuje ALU i AGU). Są też zasoby współdzielone jak FPU którego typowe wykorzystanie oscyluje między 40-60% w aplikacjach x86. Zatem mamy dedykowane jednostki najczęściej używane oraz współdzielone które prawie nigdy nie są używane na maxa. Czyli ma to prawie wszystkie zalety HT intela i prawie żadnej jego wady. Jak dokładnie będzie zobaczymy po prezentacji gotowego produktu. Dopiero wtedy, na tle SB, będzie można określić czy rewelacja, czy umarł w butach. Do tego czasu nie ma sensu się sprzeczać.
     
     
142. @up (autor: PCCPU | data: 26/02/11 | godz.: 21:28)
     Poczawszy od przyszlego tygodmia AMD ma zapreznetowac wydajnosc Buldozera. Tylko mam nadzieje ze zrobia to jakos sensownie.
     
     
143. @PCCPU (autor: Promilus | data: 26/02/11 | godz.: 22:03)
     No mogą demko AVXowe od Intela buchnąć i się zobaczy (tam są tryby SSE/AVX/serial czyli chyba x87więc można porównać co i jak). Ale jakoś wątpię żeby tak to im się chciało porównać ;) Zawsze można też np. Luxrendera OpenCL na CPU zapodać i przetestować, albo gry (przede wszystkim, buahahha!).
     
     
144. ... (autor: Aamitoza | data: 26/02/11 | godz.: 22:33)
     Będzie pewnie standardowo na takie okazje Cinebench. Pył przy phenomie, był przy bloomfieldzie, podobnie przy SB. A czy cos innego pokażą? Zobaczymy ;P
     
     
145. @up (autor: Promilus | data: 26/02/11 | godz.: 23:31)
     Wiesz, z testami różnie bywa... np. bardzo prosty test: http://www.geeks3d.com/...h-matrix-multiplication/
     Zwróć uwagę na wyniki i7 a K8 czy K10 ;)
     Intel - włączenie SSE2 powoduje blisko 2x szybsze wykonanie, ale i tak wolniej od AMD. AMD - włączenie SSE2 powoduje wolniejsze wykonanie, ale i tak szybciej niż u intela.
     Teraz zagwozdka... w ilu aplikacjach mamy ustawione opcje pod intela? :>
     
     
146. Promilus (autor: Gigant | data: 27/02/11 | godz.: 00:47)
     Po co tą rzeke wywodów wypisujesz? Tylko bardziej mieszasz i nic z tego nie wychodzi.
     
     Napisałem jasno, że BD moduł jest 2x większy od PII core jak i samego BD bez CMT zatem o co ci chodzi? AMD żeby zaimplementować dwa wątki musiało wszystko zdublować. Dekodery i FPU wcale nie są dzielone a zdublowane. Cudów nie ma.
     
     
147. @Up (autor: PCCPU | data: 27/02/11 | godz.: 01:25)
     Widze ze i tak do Ciebie zadne argumenty nieprzemawiaja. No trudno.
     @Promilus
     Podam taka ciekawostke. Blok FPU w rdzeniu Llano zajmuje ~7.9 mln Tranzystorow a w Sandy Bridge ~11.6 mln podczas gdy w Module Bulldozer ~23 mln. Oczywiscie dane sa o charakterze pogladowym. Jeden klaster INT to ok ~26 mln T a caly Front End to bagatela ok 38 mln T :-)
     
     
148. Bulldozer (autor: PCCPU | data: 27/02/11 | godz.: 01:45)
     Modul + L2 to 213 mln T z czego sam modul to ok 62% a to daje ok 132 mln T. Jak smiesznie wyglada Sandy Bridge(55 mln T) a co dopiero Rdzen Lliano(35) w porownaniu do poszczegolnych blokow funkcjonalnych w module a o calym module nawet nie wspominajac :-) Tylko mam nadzieje ze wydajnosc BD bedzie adekwatna do gigantycznej ilosci tranzystorow.
     
     
149. @Up (autor: PCCPU | data: 27/02/11 | godz.: 02:04)
     A zapomnial bym o bloku "Cache Unit"(19 mln T) ktory jest przeciez czescia modulu no i Cache L2 2MB ktory sklada sie z ok 80 mln T.
     
     
150. @Gigant (autor: Promilus | data: 27/02/11 | godz.: 07:52)
     "AMD żeby zaimplementować dwa wątki musiało wszystko zdublować"
     No i znowu coś pierdzielisz od rzeczy. Zdublowane jest nie wszystko, a tylko integer cluster. TYLKO. podwójny FMAC to nie cecha CMT (bo ten jest WSPÓŁDZIELONY... a nie dedykowany) a implementacji AVX. W końcu dla 1 wątka oba FMAC mogą działać razem, a nie jest każdy przypisany dla oddzielnego wątku. Są odpowiednie slajdy rozróżniające elementy dedykowane i współdzielone, zanim znów napiszesz "wszystko jest zdublowane" może się z nimi zapoznaj.
     
     
151. ... (autor: Aamitoza | data: 27/02/11 | godz.: 10:46)
     F
     ilozofia giganta po raz kolejny mnie rozpierdala. AMD mówi A... on mówi B i wmawia wszystkim, że AMD mówiąc A nie miało racji, bo B jest prawdą przez niego objawioną.
     
     
152. Promilus (autor: Gigant | data: 27/02/11 | godz.: 14:42)
     Bullshit! Nie tylko integer cluster jest zdublowany bo również i FPU i dekodery.
     
     BD ma przypisane po 2 dekodery na jeden wątek/integer core. Z tego jasno wynika że 4 dekoderów nie da się puścić na jeden integer cluster bo będzie przeciążenie.
     
     Jednen 128bit FMAC jest do jednego wątku. Dwa FMAC nie zadziałają pod jednym wątkiem bo BD nawet nie obsługuje instrukcji 256bit. Dekodery BD dekodują 256bit instrukcję w dwie 128bitowe. Podwójny FPU to jest właśnie cecha CMT a nie AVX.
     
     
153. @Gigant (autor: Promilus | data: 27/02/11 | godz.: 14:53)
     "bo również i FPU i dekodery"
     Srutututu
     3 potokowy Phenom miał 3 drożny dekoder. Czteropotokowy Bulldozer ma 4 drożny dekoder. Gdzie to zdublowanie? No nie ma...
     A, że są 2FMAC to już tłumaczyłem dlaczego - nie są dedykowane konkretnym wątkom, są łączone do AVX, są współdzielone. Nijak nie widzę zdublowania dla CMT.
     "BD ma przypisane po 2 dekodery na jeden wątek/integer core"
     W dupce maryny. Źródło albo sprawy nie było.
     "Dwa FMAC nie zadziałają pod jednym wątkiem bo BD nawet nie obsługuje instrukcji 256bit"
     AVX = 256bit kłamczuszku. Nie bajeruj, oj nie bajeruj. Niezależnie jak do jest w środku przetwarzane, OBA FMAC przetwarzają AVX z jednego wątku więc gdzie ty kurka widzisz to CMT to nie wiem.
     "Podwójny FPU to jest właśnie cecha CMT a nie AVX"
     Nie, nie jest to cecha CMT. Gdyby miało być jak piszesz to 1FMAC byłby przypisany do pierwszego int cluster i rozkazy AVX przetwarzałby w 2 cyklach, podobnie drugi FMAC do drugiego klastra i tak samo przetwarzałby AVX. A tak akurat nie ma, FMAC są współdzielone, a nie dedykowane więc to żadne CMT tylko SMT.
     
     
154. Promilus (autor: Gigant | data: 27/02/11 | godz.: 15:13)
     Zdublowanie jest takie, że jeden wątek BD ma do dyspozycji jedynie 2 dekodery/2ALU,2AGU/1FMAC128bit. Drugi wątek ma przypisane dokładnie takie same zasoby. FPU i dekodery są zatem zdublowane i dedykowane a nie dzielone.
     
     Front end BD to vertical multithreading a to oznacza, że BD przełącza co jeden cykl wątki do każdego z pipeline stage. Zatem na jeden wątek masz przypisane jedynie po 2 dekodery w jedym cyklu zegarowym bo 4 na wątek działają co drugi cykl zegarowy.
     
     BD nie ma wsparcia natywnego dla instrukcji 256bit. BD dekoduje instrukcje 256bit AVX w dwie 128bit. Dlatego nie użyjesz dwóch integer core aby każdy obrabiał 256bit AVX na cykl zegara.
     
     
155. Bigant (autor: Aamitoza | data: 27/02/11 | godz.: 15:42)
     Już nie mogę czytać Twoich bzdur.
     Wszystko w bulldozerze jest współdzielone poza integr core. Instruckja AVX leci na jednym wątku i jest wykonywana przez FMAC. W przypadku AVX moduł działa tylko i wyłącznie na jednym wątku - widziałeś jakiekolwiek schematy?
     
     http://images.anandtech.com/...mET_NDA-9_575px.jpg
     http://images.anandtech.com/...ET_NDA-13_575px.jpg
     
     co jest dla Ciebie niejasne? Żaden z FMAC nie jest przywiązany na stałe do int cluster. Tylko zunifikowany i w przypadku gdy obciążany jest jeden wątek, to dekoder ma dla niego wciąż dostęp do pełnego FPU.
     
     Poza tym może pooglądaj prezentację z hotchipa co powinno Ci trochę wyjaśnić - 1 wątek ma PEŁNY dostęp do całego Układu poza drugim int cluster.
     
     Przeciążyć to Ty sobie możesz głowę od zbyt intensywnego opracowywania kolejnych bzdur.
     
     "Zatem na jeden wątek masz przypisane jedynie po 2 dekodery w jedym cyklu zegarowym"
     
     oho .. bulldozer niebezpiecznie zbliża się wydajnością do bobcata wg Twojej teorii :D
     
     
156. @Gigant (autor: Promilus | data: 27/02/11 | godz.: 15:50)
     "Zdublowanie jest takie, że jeden wątek BD ma do dyspozycji jedynie 2 dekodery/2ALU,2AGU/1FMAC128bi"
     Gdzie masz te dane? Bo na żadnym slajdzie AMD nigdzie czegoś takiego nie ma. Za to 6 slajd z prezentacji HOT CHIPS 2010 mówi jasno WHEN ONLY ONE THREAD IS ACTIVE IT HAS FULL ACCESS TO ALL SHARED RESOURCES. No i z czym ty się chcesz kłócić?
     "Front end BD to vertical multithreading a to oznacza, że BD przełącza co jeden cykl wątki do każdego z pipeline stage."
     Nie, z tego co czytałem rozwiązania są różne, np. przełączanie jak jeden wątek nie trafi w cache i trzeba przeładować. Przełączania co cykl też nigdzie nie widziałem na slajdach. Źródło?
     "Dlatego nie użyjesz dwóch integer core aby każdy obrabiał 256bit AVX na cykl zegara"No kur... a kto pisał że KAŻDY FMAC (a nie integer core) 128bit obrabia sam z siebie 256bit? Przecież pisałem wyraźnie, że są łączone RAZEM by przerabiać 256bit. Czyli inaczej niż robi nvidia z FP64 w Fermi albo AMD z SSE2 w K8 (gdzie Fermi robi FP64 w 2 cyklach, a K8 64bit FPU robi 128bit SSE2 w dwóch cyklach).
     Jeszcze raz... podaj źródła do twoich informacji, bo ja ci podałem konkretne do moich. I to nie jakieś bajeczki, albo domysły ruskich czy chińczyków tylko oficjalne info.
     
     
157. Aamitoza (autor: Gigant | data: 27/02/11 | godz.: 16:33)
     Bo BD core to taki Bobcat. Bobcat też ma 2 dekodery i 4 pipeline dla integer core tak samo jak BD. Przecież to już można wsadzić 4 Bobcaty (4.6mm2) na miejce jednego modułu. Było by znacznie wydajniej. Co 4 core to nie 2.
     
     BD moduł nie ma 8 dekoderów na front endzie ani po 4AGU/ALU na integer core więc wszystko ma podzielone prez 2 a maksymalne osiągalne IPC na integer core jest na poziomie 2way(Bobcat) a nie 4way(SB) architektury.
     
     Promilus!
     BD moduł nie zdekoduje ci 4 instrukcji 256bit na cykl zegara bo każdy z dekoderów potrzebuje po 2 cykle żeby zdekodować instrukcje 256bit AVX.
     
     
158. gigant (autor: Aamitoza | data: 27/02/11 | godz.: 16:43)
     Skończ pierdolić bo po raz kolejny zaprzeczasz temu co mówi AMD.
     
     Jakim cudem na slajdach AMD podaje, że poprawiono wydajność pojedynczego wątku, skoro Twoim gówno wartym zdaniem bulldozer w 1 wątku ma mieć wydajność bobcata?
     
     Bulldozer ms 4 dekodery z czego każdy jest w stanie dać 1-2 instrucji. Więc maksymalnie w najlepszym wypadku jest ich 8 (więc tyle co SB wraz z microops fusion - 3+5 o ile dobrze pamiętam). W przypadku 1 wątku masz jak najbardziej architekturę 4way.
     
     ALe oczywiście Ty wiesz swoje ;] Gdyby było tak jak piszesz to bulldozer był by A - wolniejszy od phenoma, B - mniej efektywny od phenoma, C - był by największ porażką AMD.
     
     Wszystko co próbujesz udowodnić zaprzecza informacją od AMD.
     
     
159. ... (autor: Aamitoza | data: 27/02/11 | godz.: 16:47)
     AMD informuje pod koniec 2010 roku, że zakończyli prace nad bulldozerem - Gigant mówi, że AMD zakończyło prace w 2009. AMD mówi, że sprzedało cały dział hendheldów - Gigant mówi, że nie sprzedali. AMD mówi, że Rdzeń bulldozera będzie szybszy od poprzedniej generacji w wydajności jednego wątku, gigant twardo twierdzi, że będzie on na poziomie bobcata (więc poniżej najstarszych K8).
     
     
160. @Gigant (autor: Promilus | data: 27/02/11 | godz.: 16:52)
     Bobcat ma 2ALU, agu store i agu load. Całość zaprojektowana jako zubożone K8 (3alu/agu i 3 drożny dekoder) więc nie pitol jak to jest podobne do bulldozer, bo nie jest.
     "BD moduł nie ma 8 dekoderów na front endzie"
     Nie ma i nie musi mieć, bo ma dekodery dające 1-2MacroOps, gdzie macroops można przetłumaczyć na maksymalnie 3 microops. Jak to się ma do intela chyba wiesz.
     "więc wszystko ma podzielone prez 2"
     Nie. Tutaj ciebie logika zawiodła.
     "maksymalne osiągalne IPC na integer core jest na poziomie 2way(Bobcat)"
     Patrz wyżej - znów się mylisz. Jeszcze raz... strona 6 hotchips august 24, 2010.
     "BD moduł nie zdekoduje ci 4 instrukcji 256bit"
     Chłopie, naucz się czytać ze zrozumieniem. Cały czas piszę o połączeniu dwóch 128 bitowych FMAC do wykonania w jednym cyklu jednej instrukcji AVX z 256 bitowymi argumentami (a nie 256 bitowej instrukcji bo takich nie ma w x86). Ale najwyraźniej NIE DOCIERA!
     "bo każdy z dekoderów potrzebuje po 2 cykle żeby zdekodować instrukcje 256bit AVX"
     A skąd te dane?
     
     
161. Aamitoza (autor: Gigant | data: 27/02/11 | godz.: 16:59)
     Nie mówie, że BD core ma wydajność Bobcata , chce tylko ci uświadomić , że BD ma jedynie 2 dekodery i 2ALU/2AGU na core (4 dekodery są ale na moduł!) czyli jest architekturą 2way tak jak Bobcat. Wszystko trzeba dzielić na 2 w przypadku dzielonego frontendu i FPU.
     
     AMD zakończyło prace na BD już w 2009 ale była to wersja 45nm i bez AVX.
     I AMD ma dział handeldów bo sprzedaje wciąż swoje procki Imageon zatem musza mieć jakiś dział który je licencjuje.
     
     
162. Promilus (autor: Aamitoza | data: 27/02/11 | godz.: 16:59)
     Większość jego danych i informacji powstaje po prostu w jego głowie, a potem na silę stara się je udowadniać.
     
     
163. ... (autor: Aamitoza | data: 27/02/11 | godz.: 17:10)
     Nic z tego co napisałeś nie jest prawdą.
     
     4 dekodery są dostępne dla 1 wątku który ma do dyspozycji 2x128bit FMAC (1x256 dla AVX lub FMA4) i jeden integr core 2ALU 2AGU.
     W przypadku bulldozera NIC do jasnej cholery nie trzeba dzielić jeden wątek ma dostep do wszelkich zasobów modułu. - rozumiesz znaczenie słowa FULL? Bo w przypadku działu hendheldów nie rozumiałeś znaczenia słowa division bodaj.
     
     AMD nie ma działu hendheldów ani nie sprzedaje imageonów od 2 lat. Jak tak bardzo chcesz, to podeślę CI rozmowę z człowiekiem z AMD.
     
     
164. Aamitoza (autor: Gigant | data: 27/02/11 | godz.: 17:27)
     Bullshit! 4 dekodery są dostępne dla dwóch wątków a nie jednego! W tej chwili to siejesz propagande kłamco!
     
     Jeżeli BD ma dostęp do 4 dekoderów to zamienia się wtedy w quad core a nie octo core.To już nie będzie procek ośmiordzeniowy a cztero!
     
     
165. heh (autor: Gigant | data: 27/02/11 | godz.: 17:33)
     Jeżeli AMD nie ma działu handheldów to kto do cholery sprzedaje procki Imageon? Duchy? Przecież można sobie smartfona kupić na takim procku cały czas.
     
     
166. @Gigant (autor: Promilus | data: 27/02/11 | godz.: 17:34)
     "4 dekodery są dostępne dla dwóch wątków a nie jednego"
     Oczywiście... pod warunkiem że są dwa wątki. Jak nie ma to cały czterodrożny dekoder, cały L2, cały podwójny FMAC... wszystko to jest dostępne dla jednego wątku. A jako, że dekoder wypuszcza MOps, a nie uOps to ma większą przepustowość niż sobie liczysz. Owszem, max 4 instrukcje x86 naraz, ale zważ że w takiej instrukcji są
     a) generacje adresów (AGU)
     b) ładowanie/zapisywanie danych (data load&store unit)
     c) operacja do wykonania na danych (ALU)
     I właśnie w ten sposób dość jasno można określić, że czterodrożny dekoder swobodnie da radę zarzucić pracą oba rdzenie integer. Może nie tak by w 100% obciążenia wszystko działało (bo tego się nie da na żadnym procesorze), ale nie widzę przeszkód by to działało sprawnie i efektywnie.
     
     
167. @up (autor: Promilus | data: 27/02/11 | godz.: 17:35)
     Jej, toż i Amiga X1000 będzie na nieprodukowanym od kilku lat procesorze PWRficient. A co to ma kurka do rzeczy?
     
     
168. @up2 (autor: Promilus | data: 27/02/11 | godz.: 17:45)
     "The Imageon line was rebranded under AMD, after AMD acquired ATI in Q3 2006, as AMD Imageon, with official claims to have shipped nearly 250 million Imageon units to customers since 2003. However as a result of company restructuring, AMD has divested the handheld chipset business starting from the second quarter of 2008, thus the line is deemed officially discontinued.
     
     In the end of 2008, the handheld branch was sold off to Qualcomm,[1] following an earlier sale of the Xilleon branch to Broadcom. AMD will retain Imageon name and will provide support for existing customers, although no future Imageon products will be introduced.[2]"
     Dziękuję za uwagę.
     
     
169. Ggant (autor: Aamitoza | data: 27/02/11 | godz.: 17:47)
     Gdzie można kupić imageona? Bo nawet strona AMD nie informuje o istnieniu takich układów obecnie ;)
     
     
170. @Gigant (autor: PCCPU | data: 27/02/11 | godz.: 22:30)
     Jaki byl by sens koncepcji Bulldozer gdyby kazdy z klastrow mial tylko wylacznie dostep do min polowy dekoderow i polowy fpu? Czy Ty myslisz wogole? Core w Bulldozer odnosi sie tylko i wylacznie do klastra INT a nie do polowy modulu. Gdy beda tylko 4 watki to kazdy z tych watkow bedzie lecial na jdnym klastrze INT w module a drugi klaster bedzie nieaktywny.
     
     
171. @Up (autor: PCCPU | data: 27/02/11 | godz.: 22:47)
     I to w takim przypadku jeden klaster INT bedzie mial dostep do wszystkich zasobow w module(drugi INT nieaktywny). Bedzie tak zawsze gdy bedzie mniej niz 4 watki, natomiast jesli watkow bedzie wiecej 4 do 8 wowczas beda uaktywniane nastepne klastry INT az do 8 klastrow staloperzecinkowych w czterech modulach.
     
     
172. Aamitoza (autor: Gigant | data: 27/02/11 | godz.: 22:50)
     Wszędzie możesz kupić Imageona:
     http://www.ceneo.pl/2366766
     
     No i co kto te procki produkuje/licencjuje jak nie AMD?
     
     
173. @Gigant (autor: PCCPU | data: 27/02/11 | godz.: 22:57)
     Gdyby bylo tak jak piszesz to Zambezi bylby wlasciwie tki jak Core i7 gdzie rdzenie sa blisko siebie polaczone Cache'm L3. Innowacja Bulldozera jest to ze jeden blok INT jak w dotychczasowych CPU zostal zastapiony dwoma mniejszymi klastrami co nie znaczy ze AMD nie dalo by rady zrobic jednego duzego bloku INT. Widocznie dwa klastry(watki) potrafia lepiej wykorzystac zasoby modulu niz jeden blok.
     
     
174. Gigant (autor: Aamitoza | data: 27/02/11 | godz.: 23:11)
     Telefon był projektowany w 2008 - wtedy kiedy AMD jeszcze sprzedawało imageony. Wszedł do sprzedaży po przejęciu działu hendheldów przez qualcomma - myślisz, że LG nie miało na magazynie imageonów? Obecnie ten telefon już nie jest w produkcji - tak jak żaden inny z imageonem na pokładzie.
     
     
175. @Up (autor: PCCPU | data: 27/02/11 | godz.: 23:12)
     No i jeden klaster widocznie ma wystarczajaca wydajnos. W AMD nie pracuja idioci. W K10 iednostki integer maja 3 potoki( 1ALU/AGU na potok). W SB rowniez sa trzy potoki i do tych trzech potokow przydzielone sa 3ALU 2AGU i FPU. Natomiast Blulldozer w krzdym klastrze INT ma 4 potoki a do kazdego z tych czterech potokow przydzielona jest jedna jednostka(1ALU 1ALU 1AGU 1AGU).
     
     
176. Tak samo (autor: PCCPU | data: 27/02/11 | godz.: 23:19)
     FPU ma swoje potoki nie jak w Sandy Bridge gdzie nawet jednostki staloprzecinkowe dziela potoki z jednostkami FPU.
     
     
177. PCCPU (autor: Gigant | data: 27/02/11 | godz.: 23:27)
     Ale jak wyłączysz wątkowanie to na cały moduł BD będzie puszczony tylko jeden wątek. Zatem BD będzie działać jak czterordzeniowy procesor i system będzie widzieć cztery wątki.
     
     BD moduł miał się na początku nazywać jako core ale potem zmienili to na moduł. Czyli będą promować BD jako octocore a tak naprawdę jest to quadcore z CMT.
     
     
178. Aamitoza (autor: Gigant | data: 27/02/11 | godz.: 23:30)
     Nie zgrywaj idioty. LG arena miał premiere już po tej umowie z Qualcommem. Cały czas jest w produkcji ten telefon więc nie kłam kłamco.
     
     
179. PCCPU (autor: Gigant | data: 27/02/11 | godz.: 23:33)
     Bullshit! K8 ma 6 potoków integer. (3ALU i 3AGU). Integer sheduler w K8 może puścić 6 uops na cykl zegara.
     
     
180. @Gigant (autor: PCCPU | data: 27/02/11 | godz.: 23:46)
     Tak zgadza sie. A u Intela jak jest? Jesli jest wykorzystanych mniej watkow resza rdzeni w SB lezy odlogiem jak i HT. I tu zgodze sie z Toba Modul Bulldozer to w rzeczywistosci Rdzen z dwoma klastrami INT(CMT) zamiast jednego bloku INT i to jest wlasnie odpowiedz AMD na Intelowskie HT. Koncepcja Bulldozer jest patentem opracowanym przez AMD i w rzadnym innym CPU czegos takiego jeszcze nie bylo:)
     
     
181. @Gigant (autor: PCCPU | data: 27/02/11 | godz.: 23:53)
     Ups :-/ Tak masz racje moj blad. Chodzilo mi o Pipeline oczywiscie.
     
     
182. PCCPU (autor: Gigant | data: 27/02/11 | godz.: 23:55)
     Co ci się zgadza, że K8 ma 6 potoków integer? U intela jak wyłączysz HT to nadal masz 4 rdzenie i system widzi 4 wątki.
     U AMD jak wyłączysz CMT to nagle procek 8rdzeniowy staje się 4rdzeniowy.
     
     AMD powinno promować swojego BD jako quadcore z technologią CMT a nie jako octocore.
     
     
183. @Up (autor: PCCPU | data: 28/02/11 | godz.: 00:21)
     Kurde ty nadal nie rozumiesz. To ze beda aktywne 4 watki to nie znaczy ze nie aktywne INT znikna z systemu tylko pozostaje pytanie jaka wydajnosc ma klaster INT. Co 6 potokow INT w K8 to prawda co nie zmienia faktu ze jednoczesnie moze byc liczone ok 1.5ALU i 1.5AGU a w INT Bulldozera takich ograniczen nie ma.
     
     
184. @Gigant (autor: PCCPU | data: 28/02/11 | godz.: 00:30)
     Tylko ze AMD chce podkreslic iz to nowa i odmienna od innych CPU architektura. Moim zdaniem lepiej jak by nazwali Quad-Module ale z drugiej strony to bylo by zamieszanie bo zamiast Core byl by Modul. A tak dla tych ktorzy nie maja pojecia o budowie CPU 8 Core brzmi zrozumiale a ze chodzi o Core Integer to kto tam bedzie wnikal :-)
     
     
185. @Up (autor: PCCPU | data: 28/02/11 | godz.: 01:11)
     Dla tego mniej watkow bedzie liczonych na jednym klastrze INT w kazdym z modulow poniewaz jak AMD podawalo, drugi klaster INT w tym samym module dodaje 80% do wydajnosci pierwszego klastra natomiast klaster z drugiego modulu dodaje ok 90%(lub wiecj) wydajnosci do klastra z pierwszego modulu. Tym samym Turbo Core powino podniesc dosc znacznie zegar.
     
     
186. Nnie najbardziej (autor: PCCPU | data: 28/02/11 | godz.: 01:14)
     ciekawi wydajnosc klastra INT a co do wydajnosci calego modulu(2 klastry INT) to mysle ze powinna byc wysoka.