Twoje PC  
Zarejestruj się na Twoje PC
TwojePC.pl | PC | Komputery, nowe technologie, recenzje, testy
M E N U
  0
 » Nowości
0
 » Archiwum
0
 » Recenzje / Testy
0
 » Board
0
 » Rejestracja
0
0
 
Szukaj @ TwojePC
 

w Newsach i na Boardzie
 
TwojePC.pl © 2001 - 2020
Wtorek 11 lipca 2017 
    

Pracownicy MIT proponują nowy podsystem pamięci CPU


Autor: Wedelek | źródło: Hexus | 06:59
(5)
Pracownicy naukowi MIT opracowali nowy model systemu pamięci podręcznej w procesorze, nazwany Jenga. Na tle obecnie stosowanych mechanizmów wyróżnia go elastyczne podejście do pojemności poszczególnych poziomów cache w procesorze. Jenga zakłada, że w różnych miejscach jądra krzemowego znajdują się rozmieszczone bloki pamięci podręcznej bez konkretnego przydziału. To jak duża ilość takich bloków zostanie potraktowana jako pamięć L1, L2 czy L3 będzie zależeć od aktualnego zapotrzebowania.

Wbudowany koprocesor ma przy tym tak zarządzać posiadanymi zasobami by czas dostępu do danych był możliwie najkrótszy. Twórcy opisywanego rozwiązania twierdzą, że w przeprowadzonych symulacjach 36-rdzeniowy CPU z systemem Jenga miał o 20-30% szybszy podsystem pamięci niż tradycyjny procesor. Sam system pamięci podręcznej był też o 85% bardziej efektywny energetycznie.


Obecnie produkowane procesory mają z góry przypisaną ilość pamięci L1, L2 itd. Im wyższy poziom tym pamięci jest więcej, ale dostęp do zgromadzonych w niej danych jest dłuższy. Zazwyczaj cache L1 i L2 są na stałe przypisane do konkretnych rdzeni, a L3 jest współdzielona przez co najmniej kilka rdzeni.



 

    
K O M E N T A R Z E
    

  1. Troche (autor: Markizy | data: 11/07/17 | godz.: 08:07)
    zbyt ambitne podejście. Powyższe rozwiązanie skończyło by się tym że parametry pamięci cache w najlepszym przypadku osiągały by możliwości L2, natomiast gdzie L2 do L1.

    Natomiast wyniki symulacji są zazwyczaj daleki od realnych możliwości danego produkty. Z punktu widzenia symulacji to buldożery były dobre, ale w rzeczywistości były słabe.

    No ale fakt faktem MIT należy się plus za to że coś nowego wymyślili, teraz pytanie z cyklu czy będzie się opłacało to implementować w procesory.


  2. akademickie teoretyzowanie... (autor: Qjanusz | data: 11/07/17 | godz.: 08:31)
    kilku ludzi lokalnie zrobi doktorat na tym temacie, a L1, L2 i L3 jak się trzymało stałych wartości w CPU, tak dalej trzymać się będzie.

  3. @temat (autor: Mariosti | data: 11/07/17 | godz.: 15:38)
    Na L1 i L2 sensu to wielkiego nie ma, ale już zastosowanie czegoś takiego do zarządzania L3 i L4 w apu jakiś sens mogłoby mieć, szczególnie przy układach z wbudowanym dużym cache s-ram i hbm

  4. @up (autor: rookie | data: 11/07/17 | godz.: 16:36)
    A może całość pamięci wielkości kilku-kilkunastu MB byłaby wydajnościowo między l1 a l2. To dopiero mogłoby napędzić proca :P

  5. tka na prawde (autor: pawel1207 | data: 14/07/17 | godz.: 00:43)
    to nie ma zabardzo senu generowalo by to opuznienia wieksze niz obecnie dochodzi do tego snchronizacja przy rozbudowanych imho to nie ma sensu ffak ze teoretycznie by to dzialalo ale sama obsluga tego zajmowala by wiecej czasu niz pobranie z l2 ... jak zbuduja jakis uklad to bedize mozna to ocenic na razie to tego nie widze tak jak autorzy tej koncepcji ...

    
D O D A J   K O M E N T A R Z
    

Aby dodawać komentarze, należy się wpierw zarejestrować, ewentualnie jeśli posiadasz już swoje konto, należy się zalogować.