Nowości Intela podczas konferencji Architecture Day
Autor: Wedelek | 19:45
Podczas tegorocznej konferencji Architecture Day Raja Koduri z Intela przedstawił światu najnowszą mikroarchitekturę GPU o kodowej nazwie Xe. Będzie ona występować w czterech wariantach: LP, HPG, HP oraz HPC, z czego tylko HPG ma być przeznaczona dla graczy, a za produkcję opartych o nią rdzeni graficznych ma odpowiadać zewnętrzny podmiot. Potwierdziły się więc informacje sugerujące, że chipy dla dedykowanych akceleratorów będą produkowane przez TSMC lub Samsunga. Tu trzeba podkreślić, że w przypadku skierowanego na rynek biznesowy Ponte Vecchio sytuacja będzie bardziej skomplikowana, bo część układów będzie nadal produkowana przez Intela z użyciem litografii 10nm++.
Największym atutem Xe będzie elastyczność i wysoka skalowalność. Nowa architektura została zbudowana w formie modułowej i posiada szereg mechanizmów, które zwiększają na różny sposób jej wydajność, a przy tym pozwalają na łączenie z różnymi typami pamięci. I tak, wersje biznesowe maja korzystać z HBM2e, najmocniejsze karty dla graczy dostaną GDDR6, a tańsze jednostki mają zadowolić się wolniejszą pamięcią – zapewne GDDR5.
Podczas prezentacji Intel bardzo mocno chwalił się tym, jak przyrasta moc po dodaniu kolejnych bloków nazywanych kafelkami (tile). Jeden taki element, składający się z 512 jednostek EU (4096SP /ALU) i pracujący z zegarem 1300MHz ma w obliczeniach pojedynczej precyzji (FP32) 10.6 TFLOPSów, a cztery uzyskują 42.3 TFLOPSów. Mamy więc do czynienia niemal z liniowym wzrostem wydajności, co jest bardzo dobrym prognostykiem.
Dowiedzieliśmy się też jak wygląda wewnętrzna budowa Xe. Na pierwszy ogień idzie EU, który składa się z ośmiu ALU, czyli jednostek arytmetyczno-logicznych operujących na liczbach stałych i zmiennoprzecinkowych. Towarzyszą im dwie jednostki EM, które mają za zadanie wykonywać bardziej złożone działania matematyczne, a przetwarzane dane są przechowywane w lokalnych rejestrach danych. Dla porównania w Gen11 mieliśmy tylko 4 jednostki ALU i 4 hybrydowe FPU/EM, a tylko dzięki tej zmianie nowe EU będą mieć 2x wyższą wydajność w obliczeniach na liczbach stałoprzecinkowych. Dwa blok EU są ze sobą połączone wspólnym planistą, a następnie łączone w większe struktury po szesnaście takich jednostek, z których każda ma własną pamięć L1.
W procesorach z rodziny Tiger Lake tak powstałe bloki są grupowane po sześć i łączone między innymi z jednostkami geometrycznymi oraz rasteryzującymi w moduł ze wspólną pamięcią L3 o pojemności 16MB. Znacznie większa ilość jednostek wykonawczych sprawia, że nadchodząca rodzina procesorów mobilnych od Intela powinna pokazać pazur w grach. Dodatkowa moc zawsze się przda, zwłaszcza, że jak wiadomo Xe będzie też powalać na uruchomienie technologii RT.
K O M E N T A R Z E
Jeszcze nikt nie napisał komentarza.
D O D A J K O M E N T A R Z
Aby dodawać komentarze, należy się wpierw zarejestrować, ewentualnie jeśli posiadasz już swoje konto, należy się zalogować.
