Twoje PC  
Zarejestruj się na Twoje PC
TwojePC.pl | PC | Komputery, nowe technologie, recenzje, testy
M E N U
  0
 » Nowości
0
 » Archiwum
0
 » Recenzje / Testy
0
 » Board
0
 » Rejestracja
0
0
 
Szukaj @ TwojePC
 

w Newsach i na Boardzie
 
TwojePC.pl © 2001 - 2019
Poniedziałek 30 kwietnia 2018 
    

Ocean Cove - nowa superwydajna architektura Intela


Autor: Zbyszek | źródło: Intel | 07:44
(35)
Intel formuje właśnie zespół, którego celem jest opracowanie nowej wysokowydajnej architektury, mającej w przyszłości zastąpić kolejne generacje obecnej na rynku od 12 lat architektury Core. Na stronie krzemowego giganta od pewnego czasu znajdują się ogłoszenia o pracę dla starszych architektów CPU, którzy mieliby dołączyć do tego zespołu i pracować nad nową wydajną architekturą. W ogłoszeniu znajduje się nazwa "zespół Ocean Cove" oraz stwierdzenie, że ma on zająć się stworzeniem nowej rewolucyjnej architektury procesorowej, która stanie się podstawą dla procesorów wydawanych prze kolejną dekadę.

W ramach ogłoszenia Intel poszukuje utalentowanych, starszych architektów, którzy będą odpowiadać za mikro architekturę, projektowanie układów logicznych i obwodów wysokiej częstotliwości i gęstości. Przypomnijmy, że do Intela dołączył właśnie Jim Keller, jeden z najlepszych obecnie projektantów procesorów, mający duży wkład w stworzenie architektury AMD Zen.



 

    
K O M E N T A R Z E
    

  1. Jak dopiero (autor: kombajn4 | data: 29/04/18 | godz.: 14:14)
    zespół zbierają to znaczy że są w czarnej d. Ja myślałem że już z półtory roku co najmniej pracują nad tą architekturą, czyli przynajmniej odkąd pokazały się pierwsze wyniki wydajności ZEN. No to nowe procki Intel będzie w stanie wypuścić jakoś 2021-2025. A do tego czasu będą mogli co najwyżej maltretować Core do oporu. Czym to się może skończyć jeśli ZEN2 w przyszłym roku pozwoli zniwelować różnice w zegarach można się przekonać z tego materiału:
    https://www.youtube.com/watch?v=doGp5LI6igg


  2. "Czym to się może skończyć[...]" (autor: daver | data: 29/04/18 | godz.: 14:39)
    Dadzą tyle samo rdzeni przy podobnych IPC i zegarach? OMG! Good bye, Intel! /s

    Serio, pipole, nie martwcie się tak o Intela. Da sobie radę.


  3. Lata wstecz doświadczeń na (autor: Mario1978 | data: 29/04/18 | godz.: 15:29)
    rynku CPU pokazuje ,że kolejno następujące po sobie architektury mają to do siebie ,że jedna z nich była najlepsza w swoim czasie a druga totalnym niewypałem.Mam nadzieję ,że INTELOWI nie wyjdzie coś takiego jak "BULDOŻER" od AMD.
    Chociaż patrząc jakie znamienite nazwiska zatrudniają może być dobrze.Dominacja jednej firmy nikomu nie jest na rękę bo nie chciałbym być podłączony do kroplówki z czerwonym płynem bo wystarczy mi ,że niebieskim płynem byłem raczony.
    To ucina spekulacje także na temat pomysłów jakie INTEL miał w szufladach swojej biblioteki.


  4. kombajn4 (autor: pawel1207 | data: 29/04/18 | godz.: 15:54)
    nowa architektora moze byc za 2-5 lat to swiadczy o niczym intel nie produkuje tylko i wylacznie procesorow przecierz .. po co im nowa architektora teraz skoro ipc maja lepsze gry c chodza lepiej i zegar jest wyzszy niz u amd ?glowna bolaczka intela jest cena ... jedyne czego potrzebuja to rewolucji cenowej..

  5. Panowie a oglądnijcie sobie (autor: kombajn4 | data: 29/04/18 | godz.: 18:32)
    podlinkowy film IPC praktycznie już się wyrównało, Intelowi pozostał już tylko (trochę) wyższy zegar przy mniejszej ilości aktywnych rdzeni i optymalizacje (głównie starszych) gier pod ich architekturę. Jeśli za rok odpadnie przewaga prędkości to zupełnie możliwe że AMD wyjdzie na prowadzenie. A przypomnę tylko że mityczny 8 rdzeniowy procesor który Intel ma wprowadzić na pewno będzie miał jeszcze niższe zegary dla wszystkich rdzeni niż obecnie ma i7-8700K który ma pod obciążenie zegary identyczne jak Ryzen 7 2700X

  6. @kombajn4 (autor: krzysiozboj | data: 29/04/18 | godz.: 18:47)
    Ale to już nawet kiedyś było i Intel do czarnej doopy nie trafił ;) Były czasy K7/K8/K9, czasy gdy opteron bił rekordy wydajności w serwerach i ... prawie tam nie istniał (no może poza superkomputerami, była lista top500, gdzie w pierwszej 10-tce chyba 6 było zrobionych na AMD).
    Istnieje wysokie prawdopodobieństwo, że z ZEN2 zrówna się z Intelem w jednym wątku, a w "gratisie" da 50% rdzeni więcej (podobnie było w czasach pierwszych Athlon x2). Ale wątpię, by to dało AMD sporo więcej niż okolice 30% rynku. Dojdzie niestety kilka innych "zmiennych" prócz wydajności.


  7. @5. Obejrzeliśmy, i? Powiedz, co się stanie? (autor: daver | data: 29/04/18 | godz.: 20:23)
    >> Intelowi pozostał(y) już tylko [...] optymalizacje (głównie starszych) gier pod ich architekturę.

    Twoje źródło mówi, że to nie są optymalizacje gier pod architekturę, tylko "As I've talked about in the past, Intel's low latency Ring Bus is simply better suited for gaming and we see this when comparing their own Mesh interconnect architecture designed for high core count CPUs. The Infinity Fabric suffers the same problem and it's not until gaming CPUs require way more cores that this problem will go away for AMD." https://www.techspot.com/...ore-8th-gen/page3.html


  8. @4. (autor: pwil2 | data: 29/04/18 | godz.: 21:54)
    Intel od lat drepta w miejscu. IPC od Skylake nie poszło do przodu praktycznie nic, a to już trochę lat. Doszli do ściany i zostało im +3% IPC i +5% zegar do zrobienia. By wycisnąć więcej z rdzenia, muszą iść w kosmiczne TDP.

    Dokładanie rdzeni pomoże na chwilę, ale architektura Core się słabo skaluje wraz z ilością rdzeni, w porównaniu z ZEN.

    Dlatego Intel eksperymentuje w Core serwerowych z 1MB L2 cache i małym L3 cache, co przy wielu równoległych wątkach ma ograniczyć walkę o wspólne L3. Oczywiście dotyczasowe oprogramowanie wymaga nowych optymalizacji jak i Ryzeny.

    6. Intel wtedy miał już Core Solo/Duo i tylko przeniósł priorytety na ich rozwój zamiast kolejnych reinkarnacji P4.


  9. @6. (autor: pwil2 | data: 29/04/18 | godz.: 21:59)
    MS przechodzi w Azurze na AMD. Może nie w 100%, ale po ostatnich wielkich dziurach w procesorach Intela muszą mieć możliwość, by w każdej chwili móc przenieść większość VM na AMD, gdyby kolejne podatności zostały ujawnione.

    Przez lata Intel nie miał silnej konkurencji, więc księgowi widocznie uznali, że nie ma co pchać $$ na marne. A bez zewnętrznej motywacji przez generacje 6, 7 i 8 tylko przepakowywali 14nm projekt. Nie zostało tam nikogo, kto potrafiłby opracować nową architekturę, stąd zatrudnienie z zewnątrz Kellera, który z kolei pomoże im stworzyć kompetentny zespół.


  10. pwil2 (autor: pawel1207 | data: 30/04/18 | godz.: 01:58)
    intel drepta w miejscu bo nie ma konkurencjji :D amd wypuscilo nowa architektora ktora to zegar w zegar ledwie sie zrownuje z 15 letnia architektora intela wiec po co ma gonic skoro na x86 i tak ma maonopol a amd mu nie podskoczy ?

  11. inna sprawa (autor: pawel1207 | data: 30/04/18 | godz.: 02:09)
    czy super wydajna oznacza ze procek bedzie 5% wydajniejszy od starych jak tak to SB wiecznie zywy ..!!!

  12. @pawel1207 (autor: Saturn64 | data: 30/04/18 | godz.: 07:55)
    To że architektura AMD zrównuje się z 15 letnią architekturą intela nie jest dla AMD czymś uwłaczającym. Przecież Intel ma zasoby ludzkie i finansowe i je wykorzystuje do budowania najlepszych procesorów. W obecnych czasach coraz trudniej jest tworzyć nowe architektury (nie każde nowe założenie będzie lepsze od dopracowanego starego rozwiązania). Gdyby było to takie łatwe to Intel miałby kilka architektur przez ten okres a nie rozwijał ciągle jedną. Z drugiej strony ta obecna jest dopracowana do granic możliwości i trudno szukać w niej dodatkowych rezerw. Wcześniej dało się to wykonać ulepszając również proces technologiczny (podbijając zegary) lub zwiększając rejestry i dekodery. Problem w tym, że trzeba znaleźć złoty środek. Nie można tylko zwiększać gdyż dzisiaj zadaniowość procesorów wyrównała się i część zadań korzysta z jednego rdzenia a część zadań z wielordzeniowości. I gdy rozbudujesz mocno rdzeń to nie włożysz ich wiele. I odwrotnie gdy zrobisz mniejsze i słabsze rdzenie będzie słabszy w pojedynczym wątku ale można ich upchnąć wiele w jednym CPU. Jeszcze 5 lat Gdy Intel trzymał w CPU max 4 rdzenie a oprogramowanie w większości oparte było na jednym wątku miał ogromną przewagę i dopracowywał architekturę core. Dzisiaj czasy się zmieniają i to nie wystarcza.... dopchnięcie kolejnych rdzeni powoduje, że mocne rdzenie przegrywają w większości zastosowań (oprócz gier).

  13. cd.. (autor: Saturn64 | data: 30/04/18 | godz.: 08:11)
    Właśnie w tym jest problem dla Intela, że mniejsze i mniej złożone rdzenie AMD są prawie tak mocne jak rozbudowane rdzenie intela (które notabene dopracowywał przez 15 lat). I przez to, że są mniej skomplikowane AMD może włożyć do procesora 8 rdzeni mieszcząc się w TDP jakie posiada 6 rdzeniowy procesor Intela. Ciekawi mnie zarazem jakie TDP i jakie zegary będzie posiadał nowy 8 rdzeniowy coffee lake. Intel wie, że gdy rozbuja się na dobre wojna na rdzenie to jego architektura core nie będzie miała szans (gdyż gorzej się skaluje) a jednocześnie nie można upchnąć tyle rdzeni w CPU.

  14. cd... (autor: Saturn64 | data: 30/04/18 | godz.: 08:27)
    Zaryzykuję nawet stwierdzenie, że Intel miał w szafie projekty na 2-3 kolejne rozwinięcia architektury coffee lake. Jednak one jeszcze bardziej kładły nacisk na rozwój i złożoność pojedynczego rdzenia i tu było by wszystko pięknie (gdyby był status quo w ilości max rdzeni tj. 4 ) Architektura ZEN okazała się dla tych architektur deską do trumny, bo co da intelowi zwiększenie wydajności wątku o 20% gdy takich rdzeni włoży max 4.? I tak przegra w wielowątkowości z 8 rdzeniowym procesorem nawet gdy będzie słabszy w pojedynczym rdzeniu.

  15. 'Rewolucyjny'? (autor: rookie | data: 30/04/18 | godz.: 09:01)
    Prawdziwie rewolucyjny to byłby procesor grafenowy, a nie 'core na sterydach' :D
    Dla Core odgrzebali architekturę Pentium Pro, teraz trudno będzie znaleźć tak łatwe rozwiązanie. Jeśli jednak chcieliby wziąć coś z przeszłości oto moje sugestie:
    -Odświeżyć gniazdo Slot1 (jednakże tak, by nie mylilo się z PCI :D)
    -'wlutować' pamięć Optane do CPU (przecież ogłaszali, że mają: fastest drive in history)
    -zrobić 'quad hyperthreading' - 4 sztuczne wątki na jednym rzeczywistym - to byłaby rewolucja!
    -wykupić od nVidii dział zajmujący się projektem Shield - wtedy CPU intela w końcu znalazłoby się w konsoli!
    -Kupić pozostałości Nokii od Microsoftu - intel phone na pewno cieszyłby się dużym uznaniem wśród fanbojów marki.
    -odkupić część udziałów w Tesli/SpaceX od Elona Muska, aby zaczął on używać procesorów intela (na razie używa chipów AMD oraz NV)
    http://www.businessinsider.com/...rs-report-2017-9


  16. @rookie (autor: PCCPU | data: 30/04/18 | godz.: 09:45)
    Rewolucyjny pod względem mikro-architektury.
    Całkem możliwe że następnie po ostatnim możliwym zmniejszeniu tranzystorów będzie wzorem HBM tworzenie tranzystorów na kilku warstwach i znów będzie można na tej samej powierzchni upchnąć 2x większa ich ilość (dwie warstwy)


  17. @up (autor: rookie | data: 30/04/18 | godz.: 09:56)
    zgadzam się, można 3D Nand, dlaczego by nie można 3D CPU?

  18. ...rookie. (autor: Saturn64 | data: 30/04/18 | godz.: 10:02)
    Gdyby pamięć optane była w CPU to podejrzewam, że gwarancji 3 lat nie dotrzymałoby 20% procesorów (wysoka temperatura oraz ilość przetwarzanych informacji). :)
    Natomiast 4 wątkowe procesory pewnie były już analizowane wcześniej. Musiano by znacznie wydłużyć potok wykonawczy więc spadło by jednocześnie ipc. Były by sytuacje, że część procesora leżała by odłogiem przez brak optymalizacji oprogramowania oraz możliwością zapewnienia ciągłości wysycenia zadaniowego procesora. Przecież nawet dzisiaj drugi wątek to nie plus 100% mocy dla CPU w porównaniu z jednowatkowcem. Dlatego może lepszym rozwiazaniem jest stosowane obecnie. Na papierze może to wyglądać super ale rzeczywistość wiele weryfikuje.


  19. ........ (autor: Marek1981 | data: 30/04/18 | godz.: 10:05)
    Intel nie przetrwa już takiego okresu przestoju jak było za czasów P4. Wtedy świat informatycznie/informacyjnie był daleko od czasów obecnych. Wiedzą że 2 raz ten numer nie przejdzie.

  20. @PCCPU (autor: mat9v | data: 30/04/18 | godz.: 10:22)
    Chyba wiesz, że aktualnie procesory składają się z nawet 8 warstw półprzewodników i nikt nie ma pomysłu jak dodać ich więcej? O takim sposobie rozwiązania problemu gęstości producenci pomyśleli już wiele lat temu, zresztą stąd wzięły się pomysłu na 3D Flash...

  21. @Saturn64 (autor: mat9v | data: 30/04/18 | godz.: 10:29)
    Pamięci w CPU jest całkiem sporo, nazywa się cache :), procesory posiadające 4- a nawet 8-wątkowe wirtualne SMT/HT istnieją i produkuje je IBM w swojej rodzinie Power, potoki mają krótkie. HT to idea stworzona w celu jak najlepszego wykorzystania istniejących zasobów obliczeniowych wewnątrz rdzenia i wymaga krótkich potoków obliczeniowych aby uniknąć wstrzymywania obliczeń przez wewnętrzne wątki oczekujące na dane z zewnątrz. IPC jest wysoki, wykorzystanie jednostek obliczeniowych też, ale procesory są przeznaczone do wykonywania obliczeń równoległych, słabo radzą sobie ze zwykłymi programami a podejrzewam że gry byłyby na nich jak kotwica ;)
    W obecnych procesorach Ryzen/CoffeeLake HT daje przyrosty wydajności około 20-30%, z tym że implementacja AMD jest dużo wydajniejsza co wychodzi w testach wielowątkowych.


  22. @up (autor: rookie | data: 30/04/18 | godz.: 10:30)
    Tylko, że we Flashu pamięci 3D mogą mieć nawet 72 warstwy
    https://pclab.pl/news73673.html


  23. @rookie (autor: mat9v | data: 30/04/18 | godz.: 20:36)
    Co z tego skoro w procesorach powyżej 8 wyjść nie mogą?
    Niech sobie flashe mają i po 1000 warstw, w procesorach nie dają rady zrobić więcej.


  24. @21. (autor: pwil2 | data: 30/04/18 | godz.: 22:25)
    Wielowątkowość HT/SMT sprawdza się tam, gdzie jednostki procesora są nie w pełni wykorzystane m.in. wtedy, gdy obecne potoki czekają na dane z zewnątrz. Jeśli teraz jeden wątek wykorzystuje 75% "szerokości", 2 wątki mogą dobić do 90% utylizacji, a kolejne 2... no właśnie, ledwo dodatkowe 0-10%.

    Gdyby cache miss stanowiły większy procent oraz rdzeń został poszerzony o dodatkowe jednostki, wtedy dokładanie HT/SMT 4x miałoby sens.

    Problem z HT jest taki, że przy symetrycznym, równorzędnym traktowaniu wątków, gdy mamy 1 wątek 100% wydajności, z SMT mamy 2 wątki z 2x60% wydajności, a z SMT4 byśmy mieli 4 wątki z 4x35% wydajności jednowątkowej. Teraz jeśli OS przydzieli krytyczny wątek będący wąskim gardłem razem z 3ma wątkami pobocznymi, wydajność spadnie.

    Być może rozwiązaniem byłoby niesymestyczne HT/ASHT. Wtedy gra oznaczałaby procesy priorytetowe i poboczne. Rdzeń by z max priorytetem wykonywał wątki główne, a poboczne wykorzystując wyłącznie wolne zasoby.

    Jednak gry z ostatnich dziesiątek lat chodziłyby wolniej, bez aktualizacji.

    Kiedyś W7 na Intelu przydzielał w pierwszej kolejności po jednym wątku na rdzeń, a dopiero pod obciążeniem zaczynał koszystać z HT. Od jakiegoś czasu zauważyłem m.in. na i7 pod W10, że się to zmieniło i obciążane są po równo wszystkie wątki procesora...


  25. @mat9v (autor: PCCPU | data: 30/04/18 | godz.: 23:26)
    Czyli mam rozumieć że każda z warstw tranzystorów jest jedną nad drugą? Czyli że nad jedną warstwą tranzystorów jest kolejna niezależna tworząca inna część logiki rdzenia obliczeniowego? Jeśli tak to o tym nie wiedzialem. To że tranzystor zbudowany jest z wielu warstw + warstwy połączeń to wiedziałem.

  26. @ 22 (autor: Zbyszek.J | data: 30/04/18 | godz.: 23:40)
    dokładnie, sMT4 jak rdzenie będą mieć 8 dekoderów, i po 50-100% więcej potoków niż teraz. I w tą stronę to właśnie powinno pójść wraz z 7nm

  27. @22 (autor: PCCPU | data: 30/04/18 | godz.: 23:49)
    72 warstwy które przypadają na tranzystor + połączenia czy 72 warstwy tranzystorów + połączenia?

  28. @Zbyszek.J (autor: PCCPU | data: 1/05/18 | godz.: 00:11)
    Tranzystor składa się z wielu warstw ale przyjmijmy umownie że tranzystor to jedna warstwa półprzewodników więc rdzenie x86 składają się z kilku warstw półprzewodników które są ułożone piętrowo jeden nad drugim cz z jednego?

  29. @mat9v (autor: PCCPU | data: 1/05/18 | godz.: 00:53)
    Obecnie procesory mają tranzystory ułożone w jednej płaszczyźnie a mi chodziło o np dwie płaszczyzny co prawda byloby to o wiele bardziej skomplikowane niż HBM bo HBM to 2 lub 4 stosy półprzewodników. Tzn na jednym plastrze krzemu utworzyć dwie lub wiecej płaszczyzn tranzystorów pomiędzy którymi znajdowały by się połączenia. Dużym plusem byłoby rozłożenie ilości tranzystorów przypadających np na rdzeń x86 na dwie płaszczyzny przez co zmniejszyła by się powierzchnia takiego rdzenia a dodatkowo wiele obwodów można by skrócić bo zamiast łączyć tranzystory na jednej płaszczyźnie przez co z jednej części rdzenia do drugiej części rdzenia jest spora odległość to można połączyć obwody logiczne znajdujące się płaszczyznę wyzej. Projektowanie obwodów rdzenia byłoby bardziej skomplikowane ponieważ nie brało by się pod uwagę tylko tranzystory na jednej płaszczyźnie ale też te znajdujące się nad czy pod czyli na sąsiednich płaszczyznach.

  30. Kiedyś (autor: PCCPU | data: 1/05/18 | godz.: 01:05)
    Eksperymentowano z rdzeniami Pentium 4 gdzie łączona dwa rdzenie jeden nad drugim zamiast obok siebie na jednej płaszczyźnie ale i tak jest to dalekie od tego co miałem na myśli.

  31. Calkiem nowa budowa procesora 3d... (autor: gantrithor | data: 1/05/18 | godz.: 16:51)
    to nie to samo co pseudo 3d dzis stosowane.

    Bez zmiany materialu do produkcji zaduzo sie nie zmieni , w 2004 roku intel zbudowal dzialajacy model pentium 4 uzywajac "face-to-face stacking" czyli poprostu na nadrukowany uklad byl nalozony drugi "obrocony twarza w kierunku drugiego ukladu" drugi uklad byl odpowiednio przebudowany tak aby uniknac miejsc gdzie gromadzilo sie najmocniej cieplo.
    Wynikiem tego polaczenia bylo zwiekszenie wydajnosci o 15% i zmniejszenie zapotrzebowania na energie elektryczna o 15% "glownie dzieki skroceniu przewodow zasilajacych" w porownaniu z pentium 4 zbudowanego w 2d.

    Ale stackowanie to nie 3d w pamieciach flash sa ulozone warstwy do 72 sztuk nie wszystkie warstwy dzialaja w tym samym czasie zapobiega to przegrzaniu urzadzenia i tym samym "thermal throttlingu" czyli zmniejszeniu wydajnosci poprzez przegrzanie.

    Budowa procesora w 3d to zupelnie inna liga inzynieri w takim procesorze zazwyczaj sa tranzystory pionowe a nie poziome to drastycznie zwieksza gestosc upakowania tranzystorow , wszystkie tranzystory i uklady sa budowane i optymalizowane pietrowo dla zobrazowania wystarczy sobie wyobrazic spora restauracje z 2 lub trzema pietrami zamiast kelnera latajacego po schodach z jedzeniem to jedzenie jest wysylane mala winda na odpowiednie pietro co oszsczedza sporo czasu i nie meczy tak kelnerow dodatkowo winda taka mozna wysylac wieksze ilosci jedzenia oraz szybko odbierac brudne naczynia.

    Tak samo jest z budowa 3d procesora szybsze dostarczanie i odbieranie informacji bez potrzeby transportowania ich na duze odleglosci tu dla zobrazowania mozna wyobrazic sobie sklep o powierzchni 9km/2 na plaszczyznie , dosc spory a dojscie z jednego konca na drugi koniec zajmuje bardzo duzo czasu a co gdyby sklep mial tylko 1km/2 ale za to mial 9 pieter zwykle schody czy winda i w kilkadziesiat sekund jestesmy na najwyzszym czy najnizszym pietrze.

    To walsnie sa zalety projektowania procesorow w 3d zaletami sa "footprint" mniej miejsca zajmuje procesor.
    Mniejszy koszt , heterogeniczna integracja mozliwe jest budowanie warstw z roznych wafli czy w roznej litografi.
    Krotrze polaczenia od 10-15% w zaleznosci od wielkosci procesora , drastycznie zmniejsza pobor energi od 10 do 100 krotnie krotsze przewody generuja mniej pasozytniczego zuzywania energi i dzieki temu generuja mniej ciepla.
    Budowa 3d daje mozliwosc konstrukcji zupelnie nowych ukladow , podczas konstrukcji procesora jest brana pod uwage efektywnosc , marnotrawstwem bedzie budowanie rdzeni ktore maja zbyt duzo tranzystorow ktore aby razem wspoldzialy musza komunikowac sie na bardzo duze odleglosci "sa na to dosc skomplikowane wzory ktorych nie bede przytaczal" dzieki 3d mozna zwiekszyc ilosc tranzystorow na rdzen do nawet 100 razy.
    Uklady 3 pozwalaja tez na integracje zabezpieczen w tym sprzetowych firewali miedzy warstwami dodatkowo duzo trudniejsze jest wykonanie "reverse engineering" czyli rozgryzienie budowy ukladu rzez konkurence.
    Integracja 3d pozwala tez na drastyczne zwiekszenie przepustowosci pamieci poprzez polaczenia pionowe.

    Nestety sa tez wzwania takie jak uzysk procesorow im wiecej warst tym wieksza szansa na uszkodzone/niesprawne jednostki , temperatura i gromadzenie ciepla wymaga przeprojektowania kazdej warstwy z uwzglednieniem jej roznomierenego rozlozenia , zlozonosc ukladow jest bardzo wysoka bo uklady komunikuja sie nie tylko na plaszczycnie ale tez i w pionie wymaga to zaawansowanych narzedzi , okablowanie "tsv" zajmuje tez miejsce kosztem tranzystorow okolo 50 tranzystorow=1 tsv jest to marginalne ale samo tsv jest budowane przed ulozenie kolejnej warstwy wiec stwarza to przeszkody oraz ryzyko uszkodzenia ukladu , problematyczne jest tez testowanie takich ukladow kazda warstwa powinna byc testowana osobno ale bardzo male przewody dosc mocno to utrudniaja , brak standaryzacji oraz brak praw do technologi.


  32. @Up (autor: PCCPU | data: 2/05/18 | godz.: 00:19)
    To właśnie powinna być przyszłość procesorów.
    Nurtuje mnie jeszcze jedna kwestia, czy w takim układzie 3D dało by się wykonać pojedynczy rdzeń obliczeniowy np x86 na dwóch warstwach. Tzn w 2D trzeba brać pod uwagę powierzchnię i w projektowaniu obwodów logicznych trzeba iść na kompromisy by np we Front-End odległość między danym lub w danym bloku logika nie była zbyt daleko drugiej części tej logiki, ewentualnie poświęcić mniej istotna. W ukladzie 3D takich kompromisów byłoby mniej ponieważ ta logika którą poświęcimy w 2D może być na wyższej warstwie przez co skracamy połączenia obwodów i tym samym zmniejszamy opuźnienia między dwoma blokami funkcjonalnymi.
    Np cache L1 zamiast na jednej warstwie/płaszczyźnie rozłożyć na 2 co zmniejszyłoby powierzchnię i zmniejszyło opuźnienia zwiększając tym samym szybkość komunikacji pionowymi połączeniami. Wogole obwody logiczne bloków funkcjonalnych można by projektować na kilku plaszczyznach np ALU, dekoder x86, scheduler, logika przewidywania skoków i rozgałęzień w kodzie zamiast na płaszczyźnie 2D, bylaby na kilku plaszczyznach tranzystorów(3D) przez co logika np dekodera x86 zawierała by tranzystory także na piętrze wyżej przez co logika tego bloku była by blizej czyli przestrzennie bardzie zwarta. Połączenia między gurnymi a dolnymi tranzystorami byłyby takie same jak między tranzystorami na jednej plaszczyznie.
    Czy jest to wogole możliwe? Napewno dużo łatwiej jest wykonać kilka rdzeni obliczeniowych na jednym pierze a na drugim kolejne rdzenie i połączyć je szybkimi/krótkimi magistralami. Nawet można by logikę rdzeni łączyć takimi magistralami np m.in cache L1, L2 i L3


  33. Edit (autor: PCCPU | data: 2/05/18 | godz.: 00:56)
    Na pewno potrzebne są nowe materiały jak i techniki które będą jeszcze bardziej skomplikowane niż obecnie.
    Podejzewam że są prowadzone prace nad układami 3D których tranzystory są nie tylko na jednej płaszczyźnie ale i też na wyższych poziomach/piętrach. Mam tylko nadzieję że tego dożyje :)


  34. Edit2 (autor: PCCPU | data: 2/05/18 | godz.: 03:01)
    Spekuluje się na podstawie wpisu z GeekBench 4.0.0 Pro w którym Ice Lake ma cache L1-Data 48KB(50% więcej) co świadczyłoby o tym że rdzeń IceLake jest szerszy od Skylake.

  35. Saturn64 (autor: pawel1207 | data: 7/05/18 | godz.: 01:05)
    masz racje to nie jest uwlaczajace to poprostu skrajnie zalosne ..!!!! nowa jakosc :D :D :D taaa ....


    
D O D A J   K O M E N T A R Z
    

Aby dodawać komentarze, należy się wpierw zarejestrować, ewentualnie jeśli posiadasz już swoje konto, należy się zalogować.