Wraz z Ryzenem 3000 zadebiutują nowe funkcje w BIOS/UEFI

M E N U

» Nowości

» Archiwum

» Recenzje / Testy

» Board

» Rejestracja

Szukaj @ TwojePC

Poniedziałek 25 marca 2019

Wraz z Ryzenem 3000 zadebiutują nowe funkcje w BIOS/UEFI Autor: Wedelek \| źródło: Tech Power Up \| 06:24	(20)
Jak już wiecie Ryzeny 3000 będą bardzo mocno odbiegać budową od obecnie sprzedawanych procesorów. AMD zdecydowało się bowiem na oddzielenie od rdzeni x86 Zen 2 innych kontrolerów, które wylądują w osobnym chipie umieszczonym na tym samym PCB. Chiplety z rdzeniami Zen będą wytwarzane w 7nm, a pozostałe elementy CPU w 14nm. Wszystkie te układy zostaną połączone magistralami Infinity Fabric drugiej generacji o podwojonej do 100 GB/s przepustowości. Takie rozwiązanie pozwala na większą elastyczność, ale wymusza też zastosowanie nowych, niespotykanych do tej pory rozwiązań. AMD może na tym polu czerpać z doświadczeń Intela i jego problemów z układami wyposażonymi w rdzenie Clarkdale, które pod względem ogólnej budowy były podobne do Ryzenów 3000. Jedną z nowości jakie zawitają do BIOS/UEFI płyt dla procesorów AMD będzie możliwość zmiany częstotliwości pracy łącza Infinity Fabric. Do tej pory ten parametr jego pracy był ściśle powiązany z zegarem pamięci RAM. Oznaczało to, że jeśli pamięć RAM działała z częstotliwością 3200MHz, to w przypadku IF było to 1600MHz. Każda zmiana zegara RAM wpływała z automatu na prędkość działania połączenia wewnątrz procesora. W przypadku Zen2 jest identycznie, ale użytkownik będzie w stanie zmienić opcję UCLK powiązaną z tym parametrem z „Auto” na „UCLK==MEMCLK" lub „UCLK==MEMCLK/2". Dzięki temu kosztem wydajności IF można będzie podnieść zegar pamięci w taki sposób by pracowała ona stabilnie. AMD zmieni również działanie Precision Boost Overdrive dostosowując działanie algorytmu do nowych CPU wprowadzając przy tym funkcję „Core Watchdog”. Jej zadaniem jest resetowanie ustawień po napotkaniu błędów w danych. Ma to poprawić stabilność. Osoby zajmujące się ekstremalnym OC powinny ucieszyć się z kolejnej opcji od AMD, którą będzie możliwość selektywnego wyłączania rdzeni x86. Ta funkcja była już dostępna, ale teraz ma działać lepiej, wyłączając rdzenie bardziej równomiernie. Ponieważ chiplet składa się z dwóch modułów CCX (po 4 rdzenie), toteż wyłączając rdzeń w CCX od razu spowodujemy analogiczne odłączenie jego odpowiednika w drugim module. W związku z tym chiplet będzie mógł mieć aktywne 2, 4, 6 lub 8 rdzeni. Pozostałe opcje jakie zawitają do Ryzenów 3000 to między innymi nowe ustawienia dla CAKE (coherent AMD socket extender), które pozwalają dostosować działanie procesora pod kątem jego efektywności. Dobrze znana funkcja NUMA zostanie wzbogacona o opcję „NUMA nodes per socket" przeznaczoną dla konfiguracji z kilkoma gniazdami i pozwoli wybrać jeden z pięciu trybów pracy: "NPS0", "NPS1", "NPS2", "NPS4" lub "Auto". W obecnej wersji BIOS/UEFI przeznaczonej do testów Ryzenów 3000 można też znaleźć funkcje „DRAM Map Inversion" oraz „DRAM Post Package Repair”, które odpowiadają za lokowanie danych w pamięci i obsługę uszkodzonych sektorów pamięci. Można się jednak spodziewać, że to ustawienie zniknie z wersji produkcyjnej. Na uwagę zasługuje też możliwość wybrania w jakim trybie ma pracować kontroler PCI-Express. Na liście opcji znajduje się PCI-E 4, co stanowi kolejne potwierdzenie tego, że obsługa nowego standardu zawita do tegorocznych Ryzenów. Pozostałe z nowych opcji to: • DRAM Address Command Parity Retry • Max Parity Error Replay • Write CRC Enable • DRAM Write CRC Enable and Retry Limit • Max Write CRC Error Replay • Disable Memory Error Injection • DRAM UECC Retry • ACPI Settings: o ACPI SRAT L3 Cache As NUMA Domain o ACPI SLIT Distance Control o ACPI SLIT remote relative distance o ACPI SLIT virtual distance o ACPI SLIT same socket distance o ACPI SLIT remote socket distance o ACPI SLIT local SLink distance o ACPI SLIT remote SLink distance o ACPI SLIT local inter-SLink distance o ACPI SLIT remote inter-SLink distance • CLDO_VDDP Control • Efficiency Mode • Package Power Limit Control • DF C-states • Fixed SOC P-state • CPPC • 4-link xGMI max speed • 3-link xGMI max speed

K O M E N T A R Z E

Wreszcie coś ciekawego (autor: ekspert_IT | data: 25/03/19 | godz.: 06:40)
A konkurencja śpi snem zimowym (i nie widać oznak ożywienia :D)
ja dobrze rozumiem (autor: kombajn4 | data: 25/03/19 | godz.: 08:52)
że "„UCLK==MEMCLK" lub „UCLK==MEMCLK/2". Dzięki temu kosztem wydajności IF można będzie podnieść zegar pamięci w taki sposób by pracowała ona stabilnie."
oznacza że maksymalne taktowanie ramu w Zen/Zen+ wynikało z maksymalnego zegara IF i to właśnie IF stawał się niestabilny? Bo jeżeli tak to dodanie dzielnika teoretycznie powinno przynieść obsługę dwukrotnie szybszych pamięci. Dobrze rozumiem?
ZEN 2 (autor: Conan Barbarian | data: 25/03/19 | godz.: 09:03)
Za pół roku AMD Ryzen 7 3700X ląduje w mojej budzie.
Założę się, że będzie to najchętniej nabywany CPU.
@1 inowacja u konkurencji będzie (autor: faf | data: 25/03/19 | godz.: 09:32)
jak zwykle - nowa podstawka, nowe płyty główne,+/- pin w sockecie
Proszę nie informujcie/nakręcajcie już więcej ludzi... (autor: BoloX | data: 25/03/19 | godz.: 10:20)
bo już teraz nie mogę pozbyć się super wydajnego i7 ;)
posiadacze / gracze z i7 5.1GHz (autor: Mario2k | data: 25/03/19 | godz.: 11:04)
Mogą się czuć zagrożeni .
nie moze byc... (autor: Sony Vaio Zamiatajo | data: 25/03/19 | godz.: 11:07)
fanbojskie AMD przechodzi na 14nm++++++ , intel w tym czasei atakuje 10nm...pieklo zamarzlo
14nm (autor: Conan Barbarian | data: 25/03/19 | godz.: 11:18)
Układ I/O źle się skaluje i 14nm jest dla niego optymalne pod każdym względem.
Natomiast Intel atakuje, ale 22nm dla swoich układów PCH, gdyż z 10nm jest totalna dupa.
@8 nic sie zle nie skaluje... (autor: gantrithor | data: 25/03/19 | godz.: 15:25)
wykonanie ukladu IO w 14nm jest tansze bo wieksza ilosc producentow potrafi takie uklady wykonac , w przyszlosci beda wykonywane w 7nm kiedy linie produkcyjne beda mniej zawalone procesorami i ukladami gpu.
Ryzen 3000 (autor: rainy | data: 25/03/19 | godz.: 17:27)
Przypominam komentującym bezpośrednio powyżej, iż AMD cały czas obowiązuje WSA z GlobalFoundries i temu m.in. służy produkcja I/O w 14nm dla Zena 2 czy też mobilne APU (Picasso) w 12nm, ponieważ dużo ich produktów będzie już w 7nm (Rome, Matisse, Threadripper oraz Navi).
@up (autor: Conan Barbarian | data: 25/03/19 | godz.: 17:31)
To prawda, ale skoro ten I/O dla Ryzena to zaledwie 1,2 cm^2 (w wersji serwerowej niestety znacznie więcej), to niech sobie GF tłucze to co jeszcze potrafi.
Coś dużo (autor: coolcieja | data: 25/03/19 | godz.: 17:50)
funkcji poprawiających stabilność. AMD ma albo słabe cpu które musi samo wstać i działać stabilnie lub nie zdążyli sprawdzić rynku i chcą przygotować się na np mocne ramy
Oby to drugie :)
@1. (autor: pwil2 | data: 25/03/19 | godz.: 17:59)
Mówi się, że w klasie 14nm Intel jest bezkonkurencyjny* ;-)

* - konkurencja walczy w klasie niższej :-)))))
@11 (autor: Artur_O | data: 25/03/19 | godz.: 18:00)
1,2cm^2 to wcale nie "zaledwie". Tyle powierzchni całkowitej mają czterordzeniowe procesory Intela z rodziny Cofee Lake.
@up (autor: Conan Barbarian | data: 25/03/19 | godz.: 19:00)
Natomiast chiplety 8c/16t od AMD mają 0.8cm^2.
@4.. (autor: d3k | data: 25/03/19 | godz.: 19:06)
Kiedy AMD wprowadzi w koncu w Ryzenach innowacje w postaci dzialajacego bez problemu ramu wysokiej czestotliwosci? xD
@d3k (autor: Wedelek | data: 25/03/19 | godz.: 19:39)
no właśnie teraz wprowadza. W końcu nie będzie to powiązane z IF, więc będzie można podnosić zegar bez destabilizowania pracy IF.
@17 (autor: d3k | data: 25/03/19 | godz.: 21:43)
Uwierze jak zobacze. Czekalem na to od wyjsca pierwszego ryzena i sie nie doczekalem.
Jeden z powodow mojego powrotu do intela
@9. (autor: Mariosti | data: 26/03/19 | godz.: 12:18)
Conan ma rację, I/O się źle skaluje i wynika to z tego że tylko część układu I/O, czyli ta odpowiedzialna za logikę interfejsów skaluje się jak normalny chip.
Natomiast w I/O są interfejsy relatywnie dużej mocy/napięcia DAC i ADC które to generują i odbierają sygnały z magistral które to mają relatywnie duże napięcie i natężenie.
Obsługa i generowanie takich sygnałów wymaga określonych fizycznie minimalnych rozmiarów obwodów odpowiedzialnych i ta część I/O nie skaluje się prawie wcale. Nie licząc przejścia np na nową wersję pamięci ddr w kontrolerze który to obsługuje niższe napięcia itp.
@19. (autor: pwil2 | data: 29/03/19 | godz.: 14:13)
Dodatkowym czynnikiem jest to, że trzeba jakoś te wszystkie IO wyprowadzić z krzemu, a to zajmuje pewną powierzchnię.

D O D A J K O M E N T A R Z

Aby dodawać komentarze, należy się wpierw zarejestrować, ewentualnie jeśli posiadasz już swoje konto, należy się zalogować.