Twoje PC  
Zarejestruj się na Twoje PC
TwojePC.pl | PC | Komputery, nowe technologie, recenzje, testy
M E N U
  0
 » Nowości
0
 » Archiwum
0
 » Recenzje / Testy
0
 » Board
0
 » Rejestracja
0
0
 
Szukaj @ TwojePC
 

w Newsach i na Boardzie
 
TwojePC.pl © 2001 - 2019
Poniedziałek 8 kwietnia 2019 
    

TSMC jest już gotowe do projektowania i testowej produkcji 5nm układów


Autor: Zbyszek | źródło: TSMC | 20:03
(4)
Firma TSMC poinformowała, o zakończeniu prac związanych z przygotowaniem wszystkich narzędzi, oprogramowania i maszych produkcyjnych dla przyszłej litografii 5nm. Oznacza to, że firma może już przystąpić do projektowania testowych układów, a wkrótce - także rozpocznie testową produkcję chipów w litografii 5nm. Próbki posłużą następnie do dalszego ulepszania opracowanego procesu. Obecnie producent przewiduje, że gotowość do rozpoczęcia masowej produkcji w 5nm procesie litograficznym osiągnie w przyszłym roku. Wtedy też TSMC udostępni swoim klientom możliwość zamawiania chipów produkowanych w litografii 5nm. W porównaniu do dotychczasowego 7nm procesu litograficznego nowy proces pozwoli na około 45 procent większe upakowanie tranzystorów.

Jednocześnie 5nm tranzystory maja pobierać albo o 20 procent mniej energii (przy zachowaniu tej samej wydajności pracy), albo oferować 15 procentowy wzrost wydajności pracy przy zachowaniu takiego samego zużycia energii.


Warto dodać, że kilkanaście dni temu firma TSMC poinformowała o gotowości do masowej produkcji w ulepszonej litografii 7nm, wykorzystującej do naświetlania masek nową technikę EUV (Extreme ultraviolet). Chipy wytwarzane w procesie 7nm EUV mają mieć nieco lepszą (rzędu ~15 procent) gęstość i około 10% lepszą wydajność przełączania tranzystorów, niż układy wytwarzane w pierwszej wersji litografii 7nm, wykorzystującej klasyczną technikę naświetlania masek.

 

    
K O M E N T A R Z E
    

  1. Zbyszek (autor: kombajn4 | data: 9/04/19 | godz.: 09:36)
    te 45% to potwierdzone dane? Bo po necie krąży liczba 1,8 razy większe upakowanie czyli o 80% a nie 45% (informacja o 15% wzroście taktowania się pokrywa). Aha i jeszcze jest mowa że to 1,8 razy i 15% jest wyliczone na podstawie produkcji testowej rdzenia Cortex A72.
    P.S. jakby ktoś się zastanawiał/pogubił, to wygląda to mniej więcej tak:
    Intel 10nm jest porównywalny do TSMC 7nm
    Intel 7nm jest porównywalny do TSMC 7nm EUV

    także TSMC ma gotowy proces odpowiadający Intelowskiemu next gen a w zaczynają testować produkcję w procesie o dwie generacje nowszym od Intelowskiego 10nm. Wesoło na zebraniach w Intelu chyba nie jest....


  2. 1-- (autor: Mario1978 | data: 9/04/19 | godz.: 12:22)
    Błąd w artykule bo te 45% miało się tyczyć innego sformułowania.Tak na prawdę przy tym oznaczeniu litografii otrzymujemy o 80% gęstsze upakowanie tranzystorów jak w 7nm DUV.
    Patrząc na takiego A12 od Apple z upakowaniem na poziomie 83MTr/mm2 widać A14 będzie mógł samym tylko upakowaniem tranzystorów przekroczyć granice do tej pory nieosiągalne.
    15% wzrost wydajności tyczy się układu z taką samą ilością tranzystorów co w przypadku zastosowania 7nm DUV.Śmiesznie mała wartość ale każdy zapomina o gęstości upakowania.83MTr/mm2 w 7nm DUV nagle stanie się układem z ponad 149MTr/mm2 po zastosowaniu litografii 5nm EUV.
    Sam ten fakt przyniesie spore korzyści w kwestii wielowątkowości spowodowanej ogólnie większą ilością rdzeni.To będzie nawet większy skok jak przejście z Epyc pierwszej generacji na Epyc drugiej generacji czyli z 14nm DUV na 7nm DUV ponieważ tutaj dodamy niecałe 50MTr/mm2.
    Era wielowątkowych obliczeń i kilku chipów na jednej płytce dopiero się zaczyna więc wkrótce się przekonamy gdzie będzie następny istotny postój.
    No chyba , że jakimś cudem oprogramowanie nagle wyprzedzi rzeczywistość i każdy rdzeń oraz wątek będzie na wagę złota.


  3. @ up (autor: Zbyszek.J | data: 10/04/19 | godz.: 23:04)
    45% podaje Anandtech. Zauważcie, że przy przejściu z 14nm na 7nm, upakowanie nie wzrosło nawet o 100% (przykład Radeon VII). Dlaczego przy przejściu z 7nm DUV na 5nm EUV miałoby wzrosnąć o 80%?

  4. @3. (autor: Mariosti | data: 11/04/19 | godz.: 15:16)
    Widać tutaj problem nazewnictwa tych procesów.
    Mianowicie od ~40nm nazewnictwo procesów ma coraz mniejszy związek z faktycznymi rozmiarami elementów układu scalonego a przede wszystkim jego gęstości, bo można uzyskać czasami zmniejszenie wielkości elementów w układzie scalonym bez zwiększenia gęstości układu scalonego (aż tak się nie zdażało, ale zdarza się że dzieje się to bardzo nieproprocjonalnie).


    
D O D A J   K O M E N T A R Z
    

Aby dodawać komentarze, należy się wpierw zarejestrować, ewentualnie jeśli posiadasz już swoje konto, należy się zalogować.