Procesory AMD Milan z 15 rdzeniami krzemowymi?

1. EPYC 3 - 128c/256t (autor: Conan Barbarian | data: 6/09/19 | godz.: 22:22)
   Teoretycznie możliwe przy mniejszym I/O i mniejszych chipletach, ale połączenia na PCB upierdliwe.
   Zatem to FAKE
   
   
2. EPYC3 (autor: pwil2 | data: 6/09/19 | godz.: 22:31)
   Przy 14 chipletach układ może być następujący:
   o o o o o
   o o x o o
   o o o o o
   
   14x8 => 112c224t
   
   
3. 2__ (autor: Mario1978 | data: 6/09/19 | godz.: 23:00)
   Bardzo rzadko cokolwiek mi się podoba ale taki układ pasuje jak ulał.Jak to się mówi właściwy klucz do właściwej dziurki.
   
   
4. @ 2 (autor: Zbyszek.J | data: 6/09/19 | godz.: 23:01)
   ciekawe
   
   albo
   o o m o o
   o o x o o
   o o m o o
   
   = 96c192t + L4
   
   
   
5. @up (autor: Conan Barbarian | data: 6/09/19 | godz.: 23:16)
   To jest ładne
   
   
6. hola hola... (autor: Qjanusz | data: 7/09/19 | godz.: 00:25)
   bardzo mi się podobają Wasze rozkminki, ale pamiętajcie że jeden krzemowy rdzeń CCD (a nie CCX, bo na CCD składają się dwa CCXy) w ZEN3 nie będzie miał mniejszego rozmiaru niż w ZEN2. Ok, 7nm+ coś zmniejszy, ale tranzystorów sporo przybędzie, więc w najlepszym przypadku CCD ZEN3 będzie miał taki sam rozmiar jak CCD ZEN2, jak nie większy. To po pierwsze.
   Po drugie, SP3 zdaje się pozostaje takie same. Nie wydaje się Wam że upchnięcie 3 CCD w pionie będzie w ogóle możliwe? Potrzebne jeszcze miejsce na elementy bierne, których na pewno mniej nie będzie. A połączenia CCD z IO pod płytką krzemową?
   Trochę to wszystko zbyt optymistyczne.
   
   
7. @4. (autor: Kosiarz | data: 7/09/19 | godz.: 08:35)
   to moglaby byc spora rewolucja. od jakiegos czasu wiadomo ze ZENy sa troche w dupie za konkurencja w aspekcie czasu dostepu do RAMu i sa mega wrazliwe na ustawienia pamieci.
   
   zapakowanie takiego 16GB HBM bezposrednio na proca mogloby sporo namieszac.
   
   swoja droga, ciekawe czy wtedy wersje konsumenckie startowalyby bez ramu w plycie :P
   
   
8. @7. (autor: Mariosti | data: 9/09/19 | godz.: 14:08)
   Aspekt dostępu do ramu to tylko w komputerach do grania gdzie Intel ma procesory z pojedynczym ringbusem.
   
   W procesorach serwerowych intel ma podwójny ringbus i wcale nie ma małych opóźnień w dostępie do cache i ramu, także tutaj absolutnie nie ma co się czepiać, bo nie ma o co.
   
   
9. @temat. (autor: Mariosti | data: 9/09/19 | godz.: 14:13)
   A tak poza tym to zapewne byłoby to tak:
   oo m oo
   oo I oo
   oo m oo
   
   Miejsce bez wątpienia jest na to. IO w 7nm mogłoby być zauważalnie mniejsze, a pasywne komponenty można na pewno relokować.
   
   Co do podłączenia do socketu to liczba połączeń się nie zmieni jeśli będzie tyle samo pci-e i kanałów ramu, także różnica będzie tylko taka że potrzebnych będzie więcej warstw w podłożu cpu żeby interconnecty między cpu,mem,io zmieścić.
   
   
10. @7. (autor: pwil2 | data: 9/09/19 | godz.: 18:14)
    Skończyłyby się problemy z brakiem duala w laptopach ;)