Plan wydawniczy układów Epyc zdradza jedną ze zmian wprowadzonych w Zen 3
Autor: Wedelek | źródło: Tom's Hardware | 06:06
(4)
Do sieci trafił uaktualniony plan wydawniczy procesorów z rodziny Epyc na najbliższe lata. Dowiadujemy się z niego, że kolejna generacja CPU o kodowej nazwie Milan będzie bazować na rdzeniach x86 Zen 3 wytwarzanych w poprawionym procesie litograficznym 7nm. Wzorem Rome nowy Epyc będzie kompatybilny z już istniejącą podstawką SP3 oferując wsparcie dla PCI-Express 4.0 oraz pamięci DDR4 obsługiwanych przez 8-kanałowy kontroler. Bez zmian pozostanie też TDP (120-225W) oraz funkcja SMT – jeden rdzeń nadal będzie obsługiwać dwa wątki.
Większe zmiany na tym polu przyniesie dopiero planowana na 2021 rok seria Genoa, która otrzyma nową podstawkę i prawdopodobnie wsparcie dla RAMu typu DDR5.
Udostępniony w sieci plan wydawniczy zdradza również w jaki sposób zmieni się blok CCX w Zen 3. Aktualna generacja grupuje cztery Zeny 2 w bloki ze współdzieloną pamięcią L3 o pojemności do 16MB. Dwa takie bloki składają się na jeden chiplet, który łączy się z innymi elementami CPU za pomocą złącza Infinity Fabric. Z kolei w Zen 3 rdzenie będą grupowane po osiem, co oznacza, że wszystkie otrzymają dostęp do jednej, współdzielonej pamięci L3 której pojemność w Epyc ma wynosić co najmniej 32MB. Dzięki takiemu zabiegowi opóźnienia w dostępnie do danych mają być jeszcze niższe, co pozytywnie wpłynie na IPC procesora.
K O M E N T A R Z E
można w zasadie napisać, (autor: Qjanusz | data: 7/10/19 | godz.: 12:06) że w ZEN3 CCD = CCX
Jeden CCD będzie monolitem, a nie sklejką z dwóch CCXów.
Takie usprawnienie powinno zwiększyć wydajność, zwłaszcza w programach żerujących na mniejszej ilości rdzeni. Będą miały w takim przypadku do dyspozycji większą ilość L3, a to oznacza mniej intensywne odwoływanie się do RAMu.
Obstawiam że 32+ MB L3 (chodzi o ten plus) oznacza ni mniej, ni więcej, jak tylko tyle, że co do konkretnej ilości docelowej to "się zobaczy" jaki będzie uzysk sprawnej pamięci L3 z wytrawianej większej ilości.
@1. (autor: pwil2 | data: 7/10/19 | godz.: 13:22) Mały minus tylko w specyficznych zastosowaniach, gdzie przepustowość L3 będzie współdzielona na więcej rdzeni (8 zamiast 4 jak dotychczas). W większości zastosowań na plus i tylko się cieszyć.
c.d. (autor: pwil2 | data: 7/10/19 | godz.: 13:23) 32+ w sensie, że nie planują zmniejszać, ale nie wykluczone, że dadzą więcej :-)
... (autor: pwil2 | data: 9/10/19 | godz.: 10:57) Pojedynczy wątek będzie miał do dyspozycji więcej pamięci. Z kolei dobrze skalujące się zadania będą się biły o dostęp do wspólnego L3 cache.
D O D A J K O M E N T A R Z
Aby dodawać komentarze, należy się wpierw zarejestrować, ewentualnie jeśli posiadasz już swoje konto, należy się zalogować.
