8-rdzeniowy M1 montowany w nowych Macbookach i Macu Mini to bez wątpienia bardzo udany chip. Apple uzyskało imponującą wydajność biorąc pod uwagę, że mamy do czynienia z układem na bazie architektury ARM o bardzo niskim zapotrzebowaniu na energię elektryczną. Mimo wszystko jeden udany to wciąż za mało. Nie ważne jak dobry by nie był. Zwłaszcza, jeśli mówimy o TOPowych modelach laptopów. Dlatego też Apple pracuje w pocie czoła nad kolejnym układem SoC o kodowej nazwie M1X, który miałby trafić do przyszłorocznego MacBooka Pro 16. Jeśli wierzyć przeciekom, to nowy procesor będzie jednostką 12-rdzeniową, z czego 8-rdzeni to wysokowydajne Firestorm, a 4 kolejne to mniej wydajne Icestorm.
Te pierwsze mają 192/128KB pamięci L1 na instrukcje i dane, a ich mniejsi bracia otrzymali odpowiednio 128/64KB cache pierwszego poziomu. W M1 rdzenie Firestorm mają też do dyspozycji 12MB współdzielonej pamięci L2 (na 4 rdzenie), a Icestorm dysponują 4MB L2. Do tego dochodzi jeszcze kontroler pamięci LPDDR4X SDRAM, kilka koprocesorów, na czele z NPU oraz oczywiście 8-rdzeniowy GPU od Apple. Całość jest wytwarzana w litografii 5nm.
K O M E N T A R Z E
@news (autor: Promilus | data: 30/11/20 | godz.: 10:21) Symulacje wskazują, że hipotetyczny 8 rdzeniowy M1X (z samych mocnych rdzeni) deptał by po piętach 6 rdzeniowemu ryzenowi na arch. zen3, co za tym idzie macbook pro miałby dość pokaźną moc obliczeniową o ile nie zacznie się dławić (nawet w macbook air M1 jednak przy cinebenchu zaczyna throttling, ale mniej niż intel bo się mniej grzeje). Warto tutaj dodać, że M1 cały ma ~16mld tranzystorów (z gpu i npu), a Zen3 chiplet (8C) ~4mld + 2mld na I/O. Część stricte CPU w M1 to ~1/4 powierzchni (no, nie licząc kontrolera RAM i peryferiów) co by dawało porównywalną liczbę tranzystorów dla 4xFS+4xIS względem 8C Zen3. Z perspektywy wydajności na układ nie wygląda to różowo, ale jeśli Apple by chciało zaistnieć w green500 to jak najbardziej już duże szanse by miało.
@1. (autor: pwil2 | data: 30/11/20 | godz.: 10:47) Nic nadzwyczajnego biorąc pod uwagę proces 5nm, w którym będzie ZEN4 i to, że za architekturą stoi ten sam Jim Keller, który odpowiadał za ZEN
Zobaczymy co będzie z poborem energii... (autor: Kenjiro | data: 30/11/20 | godz.: 11:39) Jeśli układy będą mieć zużycie energii na poziomie x86, to ich wydajność nie będzie mieć żadnego znaczenia, ot kolejny układ o podobnych parametrach.
Fajnie by było, gdyby zużywały dużo mniej energii, ale to raczej są mrzonki...
@Kenjiro (autor: Promilus | data: 30/11/20 | godz.: 20:58) Będą zużywały mniej energii, ale przepaści bez dna bym się nie spodziewał. I tak jest imponujące, że Apple udało się tyle wycisnąć z aarch64. Podejrzewam, że EU jest tak samo szerokie jak w Zen3 i SIMD jest solidniejszy niż zwykły neon, aczkolwiek mało co wiadomo...
@Promilus (autor: Dzban | data: 1/12/20 | godz.: 07:55) Na anandtechu jest solidny artykuł na temat architektury nowych CPU od Apple. Ciekawe że niektóre rejestry są szersze niż w x86 i do tego 8 dekoderów instrukcji. Myślę że część jest spowodowana dostosowaniem do emulacji kodu x86 ale to tylko domysł.
@Dzban (autor: Promilus | data: 1/12/20 | godz.: 10:40) nic nie wiem o szerszych rejestrach, nie ma na to żadnego uzasadnienia w przypadku Aarch64, szczególnie że nadal jest neon więc najszersze rejestry mają 128bit (SIMD), a GPR nadal 64 i więcej nie trzeba.
W obecnych x86-64 też GPR mają 64b, a SIMD 256-512bit (avx2, avx512)
Dekoder rozkazów - pamiętaj, to ARM, wszystkie rozkazy są 4 bajtowe, tego nie da się łatwo porównać z ilością dekoderów x86. Innymi słowy w ARM każdy rozkaz daje z reguły 1 mikroinstrukcję a w x86 może dać więcej niż 1. To co bardziej istotne to ilość potoków, tutaj Apple podeszło bardzo ambitnie. ALU jest wiecej. Do tego ALU z IMUL jest więcej. AMD z ich implementacją SMT też powinno być w stanie skorzystać sprawniej z dodatkowych ALU o ile uda im się rozwiązać wszystkie problemy z ich wykarmieniem oraz zapisywaniem wyników do cache. Myślę, że takie uderzenie z grubej rury od kogoś innego niż dotychczasowi konkurenci się odbije na rynku pozytywnie i Zen4 oraz kolejne procesory intela będą już zdecydowanie bardziej zaawansowane.
@myszon (autor: Promilus | data: 2/12/20 | godz.: 14:21) Trochę kolo miesza, tak 95% racji i 5% bullshitu. Pisze, że RISC ma stałą długość rozkazów. Nie. Zdecydowana większość RISC ma stałą długość rozkazów, natomiast RISCowy ARM Cortex M ma ISA Thumb gdzie rozkazy są 16 i 32 bitowe. I pewnie znalazłyby się jakieś inne, egzotyczne procesory mogące łykać rozkazy 2 i 4 bajtowe. To z reguły procesory RISC gdzie nacisk jest położony na kompaktowy kod (czyli głównie mikrokontrolery, gdzie jednak trzeba uważać na rozmiar kodu). Druga sprawa to uproszczenia zw. z x86 - nie jest prawdą, że AMD czy intel absolutnie MUSZĄ wspierać x86 15 bajtowe. Nie muszą. Po prostu wspierają ze względu na kompatybilność wsteczną. Zawsze można wywalić instrukcje z 8086 (16bit) i 80386 (32bit), a x86-64 uprościć i efekt będzie taki, że z x86 CISC zrobi się x86 RISC-like, a obie firmy będą mogły odpalić rakietę w przypadku dekoderów i alu (bo de facto zwolni to zaciągnięty przez kompatybilność wsteczną ręczny). Stare appsy można uruchamiać korzystając z niskopoziomowej emulacji JIT. Będzie wolniej, tak, ale się odpalą. Wiedzieliśmy, że kiedyś to nastąpi. Większość ekspertów stawiała, że x86 zniknie w okolicach 2005. Mamy 2020, a ten ma się całkiem dobrze. Po usunięciu zgrzybiałych narośli i oczyszczeniu ISA nadal ma przed sobą niezłą przyszłość.
@1. (autor: pwil2 | data: 2/12/20 | godz.: 18:40) Apple osiągnęło wydajność Ryzena 1700 (14nm) w procesorze produkowanym w 5nm?
D O D A J K O M E N T A R Z
Aby dodawać komentarze, należy się wpierw zarejestrować, ewentualnie jeśli posiadasz już swoje konto, należy się zalogować.
