Twoje PC  
Zarejestruj się na Twoje PC
TwojePC.pl | PC | Komputery, nowe technologie, recenzje, testy
M E N U
  0
 » Nowości
0
 » Archiwum
0
 » Recenzje / Testy
0
 » Board
0
 » Rejestracja
0
0
 
Szukaj @ TwojePC
 

w Newsach i na Boardzie
 
TwojePC.pl © 2001 - 2021
Czwartek 31 grudnia 2020 
    

Intel potwierdza, Xeony Sapphire Rapids z obsługą pamięci HBM


Autor: Wedelek | źródło: Tech Power Up | 14:19
(15)
Przyszły rok będzie dla Intela dość trudny. Zwłaszcza na rynku serwerów, gdzie niebiescy będą zmuszeni walczyć o klienta niezbyt udaną platformę bazującą na procesorach z rdzeniami Ice Lake-SP. Głównym powodem takiego stanu rzeczy jest spora obsuwa jaką zaliczyły nowe Xeony. Z tego powodu będą one musiały konkurować z nową generacją EPYCów na bazie rdzeni Zen 3, zamiast z obecnie dostępnymi EPYCami 2. Nadzieją na odwrócenie złej passy jest dla Intela linia Sapphire Rapids, produkowana z wykorzystaniem usprawnionego procesu 10nm SuperFin. Wprowadzi ona szereg nowości, w tym również obsługę pamięci HBM2, co niedawno zostało oficjalnie potwierdzone przez samego Intela.

Chipzilla ujawniła ten fakt w nowo wydajnej instrukcji dla deweloperów o tytule: Architecture Instruction Set Extensions and Future Features Programming Reference. Wspomniano w niej o dwóch nowych instrukcjach związanych z wykrywaniem i korekcją błędów podczas zapisu/odczytu danych z pamięci HBM. Gdyby ktoś z Was chciał się do edukować w tym temacie, to wspomniane instrukcje noszą symbole 0220H oraz 0221H.

Na ten moment nie jest jasne czy Xeony z Sapphire Rapids będą wyposażone w niedemontowalne pamięci HBM przylutowane bezpośrednio do PCB procesora, czy może Intel postawi na wymienne sloty. Ten drugi przypadek byłby z pewnością bardziej pro konsumencki, ale przy tym potencjalnie trudniejszy w implementacji.

Oprócz kontrolera pamięci HBM kolejna generacji serwerowych procesorów Chipzilli wprowadzi 8-kanałowy kontroler pamięci DDR5, wspierany przez układ DSA (Data Streaming Accelerator), standard PCI-Express 5.0 oraz zaprezentowany w 2019 roku superszybki interfejs Compute Express Link w wersji 1.1.

Xeony na bazie architektury Sapphire Rapids miały początkowo zadebiutować w przyszłym roku, jako część platformy Eagle Stream, ale z uwagi na opóźnienie we wdrożeniu Ice Lake-SP należy się ich spodziewać raczej w 2022 roku.


 

    
K O M E N T A R Z E
    

  1. bogactwo (autor: Mario2k | data: 31/12/20 | godz.: 16:38)
    Cieszy mnie bardzo że dzięki AMD mam w końcu zdrową konkurencję na rynku CPU ,przydał by się trzeci gracz ale na to trzeba poczekać kilka lat.

  2. Yyy (autor: piwo1 | data: 31/12/20 | godz.: 17:12)
    Wymienne sloty hbm? Możliwe to wogole? Czy hbm nie wymaga interposera?
    https://semiaccurate.com/.../HBM_stack_diagram.jpg


  3. ... (autor: power | data: 31/12/20 | godz.: 22:21)
    @1 Przeciez jest trzeci gracz na rynku VIA (tak naprawde to przejeta przez Zhaoxin) tylko ze robi uklady glownie na rynek chinski.
    @2 To jest mozliwe, przeciez intel moze zrobic slot dla tych pamieci


  4. Nie jestem przekonany (autor: piwo1 | data: 1/01/21 | godz.: 08:09)
    Co do tych slotów. Hbm zawsze praktycznie przylega do chipu więc wydaje mi się że nie ma takiej mozliwosci

  5. Piwo1 (autor: PCCPU | data: 1/01/21 | godz.: 11:24)
    Wystarczy że interposer będzie na płytce PCB takiej jak Pamięć RAM. Inną kwestia czy na takiej płytce PCB jak RAM wogóle jest potrzebny Interposer? Interposer jest głównie potrzebny gdy na tym samym PCB ma znajdować się układ CPU/GPU ponieważ muszą być na tyle w jednej płaszczyźnie na ile to możliwe pod wspólnm IHSem lub bezpośrednio układem chłodzenia.

    Gdy HBM znajdzie się na osobnej płytce PCB takiej jak pamięć RAM to już takiego wymogu nie ma i można by wówczas stosować taśmy lub pady termoprzewodzące pomiędzy kośćmi HBM a radiatorem.


  6. A to nie jest tak (autor: piwo1 | data: 1/01/21 | godz.: 16:54)
    Że te kanały połączeniowe od góry do dołu na hbm łączą się właśnie interposerem bezpośrednio z chipem by zachować jakieś małe pojemności by zachować jakieś wyśrubowane standardy transmisji dla hbm?

  7. piwo1 (autor: Markizy | data: 2/01/21 | godz.: 19:28)
    tak było, bo wynikało to z faktu że wykorzystano tam jak dobrze pamiętam magistralę równoległą do połączenia.

  8. Bardziej chodzi pewnie (autor: PCCPU | data: 2/01/21 | godz.: 20:30)
    O to że Interposer łączy GPU/CPU z kośćmi HBM odpowiednią magistralą bez komplikowania PCB płyty głównej GPU czy płytki PCB CPU. Gdy by moduły HBM znalazły się na płytce PCB do slotów typu RAM to i tak skomplikuje to samą płytę główną.

  9. a to ciekawy temat (autor: Qjanusz | data: 2/01/21 | godz.: 23:55)
    jak do tej pory, implementacje HBM średnio wychodziły zarówno Intelowi (Kaby Lake G), jak i AMD (Furry)

    Ciekawe jak bardzo Intel sobie przemyślał ten ruch.


  10. Qjanusz (autor: kombajn4 | data: 3/01/21 | godz.: 13:42)
    Szczerze? Najprawdopodobniej tak jak inne posunięcia ostatnimi laty z brakiem reakcji na Specter/Meltdown na czele

  11. @5. (autor: Mariosti | data: 4/01/21 | godz.: 00:01)
    Interposer jest tam głownie dlatego że do podłączenia modułu HBM do kontrolera wymaga ogromnej liczby pinów.

    Jedna kość GDDR6 zadowala się 76 pinami, co przy 384bitach magistrali daje do 912 pinów do podłączenia do GPU, co mniej więcej odpowiada 4-5 kanałom modułów SDRAM, czyli sporo, ale do ogarnięcia.

    Jeden moduł HBM zgodnie ze standardem posiada interfejs MPGA z 3982 pinami. Czyli przy dwóch modułach HBM mamy ponad 8x więcej pinów do podłączenia ramu z gpu niż w kościach GDDR6.

    To po to jest interposer aby te 8000 pinów nie wychodziło liniami sygnałowymi do pcb karty graficznej bo byłaby to masakra.

    Tak wielka różnica wynika zasadniczo z faktu iż HBM ma w gruncie rzeczy równoległy interfejs, podczas gdy GDDR ma interfejs szeregowy. Oczywiście w praktyce jest to trochę pomieszane, ale generalna zasada jest taka jak wspomniałem.

    Intel może wprowadzić wg mnie HBM w slocie tylko jeśli będzie to np część socket'u procesora gdzie socket będzie ogromny, z jednej strony będziemy mieli obszar z większymi pinami na który kładziemy cpu, a bezpośrednio obok będzie obszar z malutkimi pinami na które kładziemy płytkę z HBM). Ewentualna alternatywa to stworzenie przez intela jakiejś protezy interfejsu pośredniczącego szeregowo/równoległego który zapewni odpowiednie transfery przy mniejszej liczbie pinów, ale to raczej doda ogromu komplikacji, opóźnień, zużycia energii itd).


  12. @11 (autor: kombajn4 | data: 4/01/21 | godz.: 06:07)
    Znając Intela ogarną to tak żeby móc w drugiej generacji to poprawić i to tak żeby trzeba było wymieniać płyty główne

  13. sloty na procesorze na wymienny cache? (autor: komisarz | data: 4/01/21 | godz.: 12:45)
    wiekszej bzdury dawno nie czytalem

  14. komisarz (autor: pawel1207 | data: 4/01/21 | godz.: 16:16)
    wiesz ze kiedys cache cpu montowalo sie w plyte glowna i bylo wymienne :D :D .

  15. kombajn4 (autor: pawel1207 | data: 4/01/21 | godz.: 16:17)
    :D :D :D no tego to mozesz byc pewny ze zrobia :D

    
D O D A J   K O M E N T A R Z
    

Aby dodawać komentarze, należy się wpierw zarejestrować, ewentualnie jeśli posiadasz już swoje konto, należy się zalogować.