Specyfikacja pamięci RAM typu DDR6 ma być gotowa w 2025 roku

1. ciekawe (autor: GULIwer | data: 22/05/24 | godz.: 23:03)
   jak długo podwajanie przepustowości ale i opóźnień będzie wciąż korzystne
   
   
2. do czasu, aż procesory będą w stanie zrobić z tego użytek (autor: Zbyszek.J | data: 22/05/24 | godz.: 23:58)
   w dawnych procesorach (Pentium III, Pentium IV, Ahtlon XP, Ahtlon 64) operacje zapisu / odczytu do / z RAM były wykonywane za kolejnością ich występowania. Dlatego np. Athlon 64 z DDR2 na Socket AM2 miał 1-2% niższą wydajność niż taki sam procesor na Socket 939 z DDR1.
   
   Następnie procesory Core 2 Duo (i rok później AMD Phenom) wprowadziły przekolejkowanie (ReOrder) operacji zapisu/odczytu do/z RAM - operacje odczytu były grupowane w paczkę i wykonywane zbiorczo, operacje zapisu również grupowane i wykonywane zbiorczo.
   
   Dlatego Core 2 Duo wraz z DDR2 wypadał na swoje czasy rewelacyjnie w liczbie fps w grach. ReOrder operacji pobrań z RAM/zapisu do RAM umożliwił skorzystanie z dwukrotnie szybszej przepustowości DDR2, ponieważ zmniejszał częstotliwość przechodzenia pamięci RAM z trybu zapisu do odczytu i odwrotnie, a tym samym mogła ona przez dłuższe okresy dawać dane do /z CPU z pełną przepustowością.
   
   Późniejsze procesory projektowano tak, żeby liczba operacji zapisu (lub odczytu) do/z RAM wykonywana jednocześnie była coraz większa - powiększone kolejki zapisu / odczytu sprawiły, że w takim samym przedziale czasu procesor (współpracujący już np. DDR3) wymieniał z RAM 2-razy więcej informacji w takim samym oknie czasowym, niż poprzednie procesory współdziałające z DDR2.
   
   Częstość przerywania transferu danych na linii RAM-CPU musi być względnie niska i wtedy wysokie opóźnienia DDR5 czy DDR6 są kompensowane przez ich dwukrotnie wyższą przepustowość niż pamięci poprzedniej generacji.
   
   
3. @ up, dodatek (autor: Zbyszek.J | data: 23/05/24 | godz.: 00:15)
   w kontekście powyższego muszę wspomnieć, że opóźnienia pamięci RAM DDR w dużym skrócie mają duży wpływ przy przechodzeniu banków tej pamięci z trybu odczytu do trybu zapisu, i odwrotnie, a mały wpływ przy pracy ciągłej tylko przy odczycie lub tylko przy zapisie.
   
   Przejście z odczytu do zapisu generuje te opóźnienia CL, CAS,RAS, RCD, RAT, CR itp)
   gdy przez chwilę leci zapis cały czas = leci z dość małymi opóźnieniami pomiędzy kolejnymi operacjami
   gdy przez chwilę leci odczyt cały czas = leci z dość małymi opóźnieniami leci z dość małymi opóźnieniami
   
   Dopiero zmiana operacji z zapisu do odczytu (lub odwrotnie) generuje w RAM DDR duże opóźnienia.
   
   
4. niezła encyklopedia Zbyszek (autor: Qjanusz | data: 23/05/24 | godz.: 21:53)
   czapki z głów
   
   
5. @ up, to jeszcze dodam jedną rzecz (autor: Zbyszek.J | data: 23/05/24 | godz.: 23:33)
   jest jedna wada tego rozwiązania, czyli grupowania operacji odczytu i operacji zapisu do RAM, i wykonywania ich nie za kolejnością występowania, ale bez zachowania kolejności i sekwencyjnie (czyli: seria operacji odczytu, seria operacji zapisu, i tak w kółko)
   
   Zaleta: banki/linie pamięci DDR rzadziej przełączają się trybu odczytu do trybu zapisu (i odwrotnie) - bo każde takie przełączenie generuje tymczasowy"przestój". Efekt: pamięć RAM przez dłuższe okresy czasu może dawać dane do /z CPU ze swoją pełną przepustowością.
   
   Wada: w kodzie x86 występują tzw. skoki i rozgałęzienia, czyli obecnie przetwarzana instrukcja może (lecz nie musi) odwołać się do innej instrukcji będącej zupełnie poza kolejnością wykonywania instrukcji. Jeśli tak się stanie i do wykonania jako następna wywołana zostanie zupełnie inna instrukcja, to następuje tzw. skok. Wówczas konieczne jest zatrzymanie potoku wykonawczego do czasu załadowania z Cache lub RAM instrukcji do jakiej następuje skok (czyli do instrukcji jaka ma być wykonana po bieżącej instrukcji)
   
   Jeśli instrukcja do jakiej następuje skok nie znajduje się w cache procesora i trzeba ją pobrać z RAM, to wówczas dodatkowe kolejki zapisu / odczytu do / z RAM generują nadmiarowe opóźnienia i zwiększają czas jaki jest potrzebny na załadowanie z RAM tej dodatkowej instrukcji jakiej użycie wywołała ostatnia przetwarzana instrukcja.
   
   Dlatego od około dekady (od Sandy Bridge, i ZEN) w procesorach mocno stawia się na stosowanie pamięci L0 na zdekodowane mikro-instrukcje (jeśli coś jest w tym cache, nie trzeba tego pobierać znów z RAM i ponownie dekodować). Oraz stawia się na poprawę dokładności systemu predykcji skoków (tak, żeby zwiększyć prawdopodobieństwo wykrycia sytuacji, że jakaś instrukcja znajdująca się obecnie w RAM (lub cache) będzie musiała być za chwilę dostarczona do potoków wykonawczych.
   
   
   W systemach predykcji skoków w ostatnim czasie (zwłaszcza od architektury ZEN 2 i ZEN 3, Golden Cove) stosuje się podejście typu Zero Bubble Conditional Branch Prediction, czyli system predykcji skoków jest jakby "zdublowany" (trochę na zasadzie HT) i śledzi naraz dwie ścieżki dalszego wykonywania się programu - wariant z wykonaniem skoku do innej instrukcji i bez wykonania skoku do innej instrukcji. Do tego u AMD od ZEN 2 predykcje są tuż po wykonywaniu instrukcji sprawdzane, i oznaczane Tagiem 0 lub 1 (predykcja się powiodła lub nie). To zwiększa dokładność późniejszej predykcji. Nie napotkałem na dane, czy Golden Cove też ma weryfikacje czy predykcja była trafiona i następuje tagowanie wykonanej predykcji cyferką 0 lub 1 (nieskuteczna, skuteczna).
   
   
6. hmm (autor: GULIwer | data: 24/05/24 | godz.: 14:27)
   czyli tak długo jak predykcja działa to grupowanie zadań daje korzyści bo rosną mocno tylko opóźnienia przy zmianie zapis/odczyt.
   
   
7. Samsung ogłosił w 1 kwartale tego roku (autor: Mario1978 | data: 3/06/24 | godz.: 16:06)
   LPDDR5x w specjalnej wersji mającej przepustowość 10400MT/s o pojemności 32GB. Z całą pewnością znajdzie się ona w wersjach Smartfonów najbardziej dopakowanych z układem Mediatek Dimensity 9400 tylko czy Snapdragon 8 gen.4 je dostanie, to jest pytanie...